深亞微米CMOS環形放大器研究

2019-07-19 05:52:32裴志軍王雅欣

天津職業技術師范大學學報 2019年2期

裴志軍，王雅欣，韓蕾

（天津職業技術師范大學電子工程學院，天津 300222）

隨著CMOS 技術的持續進步，工藝特征尺寸從微米、亞微米發展到深亞微米、超深亞微米和納米，CMOS 模擬集成電路設計方法面臨著愈來愈嚴峻的挑戰。由于CMOS 技術工藝特征尺寸縮小的進步主要是針對高速數字集成電路的性能進行優化，這使得在深亞微米及以后CMOS 技術中，模擬集成電路的設計采用傳統電路拓撲結構實現精確、有效的放大器變得越來越困難[1]。面對CMOS 技術節點的不斷挑戰，研究者們提出了各種解決方法，如數字校正、增益增強、輸出擺幅增強等技術。但是，這些技術所采用的模擬放大器結構大多難于從CMOS 技術節點進步中受益，因而很難像數字集成電路那樣隨CMOS 工藝特征尺寸的縮小而獲得性能上的改善[2]。隨著CMOS 技術的不斷發展，模擬放大器電路的設計也應充分利用先進CMOS 工藝技術其潛在的高性能優勢。為此，深亞微米CMOS 模擬集成電路的設計方法，可以從高速低功耗的數字集成電路中進行有益的借鑒。近年來，在深亞微米CMOS 技術節點，出現了一種新型的放大器拓撲結構，稱為環形放大器（ring amplifier，RAMP）[3]。環形放大器的結構與CMOS 環形震蕩器類似，由具有反饋的三級CMOS 反相器構成。但與環形振蕩器不同的是，其第二級反相器被分裂成2 個信號路徑，且分別嵌入失調電壓。另外，第三級反相器的2 個MOS 晶體管被偏置在亞閾值區以便能夠獲得最大輸出級阻抗。由于具有類似于CMOS 環形振蕩器的簡單結構，CMOS 環形放大器可以較好適應CMOS 技術的發展，因此在深亞微米模擬放大器電路設計中特別具有吸引力。與傳統模擬放大器結構相比較，CMOS 環形放大器具有諸多優點，如具有軌到軌輸出擺幅的有效放大能力，功耗-延時積性能隨CMOS 技術節點的進步而有效改善等。CMOS 環形放大器結構簡單，也能夠以低功耗獲得高增益，從而在低功耗高能效應用中受到研究者的廣泛關注[4]。為此，本文對CMOS 環形放大器的工作機理及相關設計技術進行分析探討。

1 環形放大器工作機理分析

CMOS 集成電路中，由CMOS 反相器構成的環形震蕩器的性能隨CMOS 技術的進步而得到極大的改善，因而通常被工藝制造廠商用作表征特定CMOS 工藝技術的方法[5]。CMOS 環形放大器具有與環形振蕩器相似的簡單結構，因此也能夠受益于CMOS 工藝技術的進步。一個三級CMOS 反相器構成的環形振蕩器如圖1所示。一種基本的CMOS 環形放大器結構如圖2所示。

圖1 三級CMOS 反相器構成的環形振蕩器

圖2 基本的CMOS 環形放大器結構

由圖2可知，環形放大器本質上是將環形震蕩器分離成2 個信號路徑，并且在每一個信號路徑嵌入不同的失調電壓，以便使輸出級晶體管MCN和MCP偏置于非導通的亞閾值區，也稱為死區（dead zone）。環形放大器輸出到輸入的反饋常采用開關電容電路，如果導致死區的失調電壓足夠大，則具有反饋閉環配置的環形放大器將經歷轉換、穩定和鎖定死區3 個階段過程，從而由內部反饋機理產生穩定，并能夠將振蕩器轉換為放大器，對信號進行放大。

在圖2中，通過電容C2和C3的存儲，在環形放大器的第二級反相器之前嵌入失調電壓VOS，從而產生相應的死區。當環形放大器穩定且鎖定時工作于放大狀態，與死區相對應的任何輸入可以看作環形放大器的穩態解，并且與死區相應的輸入還決定著環形放大器的整體精度[3]，其中死區電壓VDZ=2VOS。

采用環形放大器進行放大時所經歷的3 個工作階段如圖3所示。

圖3 環形放大器的3 個工作階段

其中，采用在輸入端VIN處觀測反饋信號的幅度，而輸出端VOUT處的信號是VIN處信號的放大、移位。顯然，在0 ns～2 ns 的初始階段，環形放大器朝著死區方向快速轉換。然后，在2 ns ～14 ns 期間，環形放大器圍繞著死區震蕩，并逐漸趨向于穩定。最終在約15 ns時，隨著輸出級晶體管MCP和MCN都截止，環形放大器到達一個死區內的穩態解且保持鎖定。

在初始轉換階段，環形放大器前二級的工作方式類似于雙向比較器，根據輸入信號的采樣值相應地選擇輸出級的一個晶體管MCN或MCP來處理信號，于是所選擇的輸出級晶體管則作為偏置電流源對輸出負載電容進行充電或放電，從而進行轉換。當輸入信號低于該雙向比較器的參考閾值時，相應的晶體管偏置電流源則關斷，轉換階段結束。但是，由于比較器存在時間延遲，將產生超過比較器閾值的一定量的過沖。因此，在初始轉換階段后，環形放大器將開始圍繞著設置目標值震蕩。此時，若不存在相應的死區，則這種環形放大結構在功能上與反相器構成的環形震蕩器相同，將連續無限地震蕩。然而，隨著死區的逐漸增大，該環形放大器最終將到達穩定狀態。如果將死區進一步增大，則穩定所要求的時間可以極大減小。在實際設計中，往往希望環形放大器能夠在1 個或2個震蕩周期內穩定。環形放大器的穩定過程，本質上是在每一個連續的震蕩周期，施加于輸出級晶體管MCN和MCP的過驅動電壓峰值逐步減小，從圖3可知，VBP和VBN的信號峰值幅度逐次變化情況。為了能夠觸發這種過驅動逐次減小效應，輸入信號應滿足下式：

式中：VIN為輸入峰值-峰值幅度；A1、A2分別為第一、二級反相器的有效增益，具有負值；VDD為電源電壓；VSS為參考地電壓；VDZ為死區電壓。

該過驅動逐次減小效應從概念上也可理解為環形放大器的輸出端極點相應頻率的動態調整。輸出級的過驅動減小所引起的輸出電流下降將導致環形放大器的輸出阻抗增加，從而使得輸出阻抗和負載電容構成的輸出極點趨向更低頻率。隨著連續震蕩周期中過驅動逐次減少效應的增強，輸出極點逐次趨向于越來越低的頻率。當環形放大器鎖定在死區時，輸出晶體管截止，輸出阻抗將變得無窮大，則輸出極點位于直流頻率。

通過分析，環形放大器的穩定性準則可表示為[3]：

式中：td為延遲時間；COUT為輸出負載電容；IRAMP為負載驅動電流；Ψ 為與過驅動相關的尺度因子。

從式（2）可以看出，環形放大器的設計在精度、速度和功耗之間存在著折中。為了增加速度，可以通過增大電流IRAMP來增加初始轉換速率，然而這需要增加相應的死區電壓VDZ，從而降低精度。減小穩定所要求的時間，td也可以增加速度，但相應的功耗將增加。相似地，若通過減小VDZ來增加精度，則必須相應地減小IRAMP而使速度降低或者減小td來增加相應功耗。在環形放大器工作過程中，反相器有效增益的動態調整能夠有效改善速度、精度和功耗之間的設計折中。

在前文中將環形放大器的穩態條件考慮為輸出級晶體管均完全截止，從而穩定鎖定死區。然而，如果進一步考慮到上述輸出極點的動態調整，環形放大器可以從輸出極點的低頻位置到直流的頻率范圍內穩定。實際上往往會存在一定的概率，環形放大器碰巧穩定在死區的邊緣。如果這種情況發生，其中1 個輸出級晶體管仍然有小量的電流而不截止。因此，除了2個輸出級晶體管都截止的死區外，還存在著邊界弱區（weak zone），使輸出極點相應頻率位置足夠低而產生穩定。這種穩定的邊界弱區的存在可以從輸出電流IOUT相對于輸入電壓VIN的直流掃描分析中觀察，死區附近的輸入相關特性如圖4所示。死區邊界弱區的存在有助于改善對于環形放大器工作時的精度。

圖4 死區附近的輸入相關特性

2 CMOS環形放大器結構

在環形放大器設計中，雖然在電路結構的位置上如何嵌入產生死區的失調存在著多種選擇，但圖2中所示的方法具有諸多優點。首先，采用電容嵌入失調可以精確地設置產生死區的失調電壓值。然后，通過在第二級反相器前嵌入失調易于獲得穩定性。最后，在第一級增益后嵌入失調能夠產生與較小輸入相適應的死區，從而獲得期望的精度，同時也能夠使嵌入的失調足夠大，以便于采用可調整參考電壓源。基于CMOS 反相器，一個基本的CMOS 環形放大器結構如圖5所示。

圖5 基本的CMOS 環形放大器結構

與CMOS 環形震蕩器不同，在CMOS 環形放大器中，第三級反相器的PMOS 晶體管MCP和NMOS 晶體管MCN的輸入端信號路徑被分離成2 個不同的信號路徑。這使得輸出級的上拉PMOS 晶體管和下拉NMOS晶體管能夠被分別偏置為不同的直流偏壓，因此使得輸出級的2 個晶體管都可以工作在亞閾值區。將輸出級晶體管偏置在亞閾值區不僅有益于減小電路功耗，而且對于閉環配置的環形放大器的穩定性也至關重要。該CMOS 環形放大器電路結構中，死區電壓VDZ由嵌入直流偏壓VRN和VRP確定。為了使環形放大器穩定，死區電壓應滿足：

式中：A2為第二級CMOS 反相器級的電壓增益；VTN、VTP分別為輸出級NMOS 和PMOS 晶體管的閾值電壓。

除了失調直流偏置電壓，對于環形放大器的穩定工作也應當考慮輸入信號范圍。為了使環形放大器穩定工作，如前所述，輸入交流信號幅度應當滿足一定條件要求。當環形放大器電路能夠滿足穩定性準則，則環形放大器的時間域響應將經歷初始轉換、穩定和鎖定信號放大階段過程。

3 閉環配置CMOS環形放大器設計

模擬集成電路中放大級電路的設計，若采用傳統有源負載共源放大器結構，則信號僅驅動1 個晶體管，而采用CMOS 環形放大器結構，則與靜態CMOS 邏輯門工作類似，NMOS 和PMOS 晶體管對推挽工作。典型的CMOS 反相器的電壓轉移特性曲線如圖6所示，需要強調的是應正確設計優化晶體管的尺寸，使邏輯閾值VM近似位于0.5VDD附近，以便能使線性區最大化。

圖6 CMOS 反相器的電壓轉移特性曲線

對于CMOS 環形放大器的設計，首先需要確定各級CMOS 反相器的增益分配。因為每一級增益都影響著環形放大器的噪聲性能，因此恰當地分配每一級增益顯得非常重要。環形放大器的整體噪聲系數（noise figure）可表示為：

式中：F1、F2、F3分別為三級 CMOS 反相器級的噪聲系數。

可見，對于給定的增益要求，第一級分配最高增益將有助于有效減小環形放大器的噪聲系數。因此，第一級反相器的晶體管應當設計為較大尺寸以獲得高增益。第二級反相器的直流偏置電壓決定了第三級反相器的直流偏壓，從圖5可知，失調電壓VRN和VRP通過第二級反相器而產生輸出級PMOS 晶體管的直流偏壓和NMOS 晶體管的直流偏壓，這對于閉環配置的環形放大器的穩定性至關重要。減小第二級反相器增益有助于穩定輸出級晶體管的直流偏壓，因而第二級反相器的晶體管應當設計為較小尺寸。第三級反相器的晶體管尺寸的設計不僅影響著CMOS 環形放大器的整個增益，也影響著穩定性。第三級反相器的晶體管應被偏置工作于亞閾值區，選擇適當晶體管尺寸使具有最大閾值，將導致較大死區，從而減弱穩定性對輸出級晶體管偏壓變化的依賴性。第三級反相器對閉環配置環形放大器非常重要，設計中也應當考慮閉環配置中反饋電容的電荷共享效應。

穩定性在CMOS 環形放大器設計中也需要重點考慮。閉環配置環形放大器的穩定性不僅與三級反相器相關，也與反饋因子密切相關。在閉環配置開關電容環形放大器結構中，反饋因子表示為：

式中：Cin為輸入電容；Cf為反饋電容。

為了獲得較高的閉環增益，反饋電容應盡可能小。然而，環形放大器輸出端極點也與反饋電容相關，因此反饋電容的值也應當盡可能大, 以使環形放大器穩定工作。在閉環配置環形放大器中，通常由三級反相器獲得的高開環增益，可使反相器級對閉環增益和穩定性的影響不顯著。另外，在該開關電容環形放大電路中，除與輸入端連接的開關外，其他開關皆不在信號傳輸路徑中，因此開關可采用簡單的最小尺寸NMOS 晶體管。

在實際應用中，上述單端輸入、單端輸出的CMOS 環形放大器結構往往難于滿足模擬集成電路中信號差分處理的要求。采用2 個環形放大器構成的偽差分放大器結構雖然可以對差分信號進行處理，但所獲得的共模抑制比（common mode rejection ratio，CMRR）較低。若信號處理采用浮動采樣方法，可以消除偽差分放大器結構所需要附加的共模反饋電路，偽差分浮動采樣環形放大器如圖7中所示，在1.5 b MDAC 應用中采用了偽差分浮動采樣環形放大器結構[3]。

圖7 偽差分浮動采樣環形放大器

4 技術挑戰

CMOS 環形放大器結構能夠充分受益于CMOS 工藝技術的進步。隨著CMOS 工藝特征尺寸的減小，CMOS反相器的功耗-延遲積近似線性下降[6]，使得CMOS 環形放大器中三級反相器的傳輸延遲也可隨CMOS 工藝技術的進步而有效改善。通過對環形放大器穩定性準則的分析可知，傳輸延遲的減小可以有效改善環形放大器速度和精度。此外，CMOS 環形放大器結構中，前2 級反相器的增益，以及輸出級晶體管MCN和MCP的器件增益也將受CMOS 技術進步的影響，但是隨著工藝特征尺寸的減小仍然能夠維持足夠的反相器增益。雖然在22 nm CMOS 工藝技術節點，平面晶體管器件將面臨挑戰，環形放大器結構中基于平面晶體管的反相器將難于維持足夠增益。但在亞32 nm CMOS 工藝節點，可以采用新技術，如FinFET 器件或絕緣硅（silicon-on-insulator，SOI），這將更好地控制短溝道效應[7]，可以為實際的環形放大器應用提供足夠的固有器件增益。

雖然上述CMOS 環形放大器結構具有諸多優點，但偏置電壓必須設置在一個較小的窗口范圍。在實際模擬集成電路應用中考慮工藝變化和電源電壓變化影響時，一方面，若過驅動電壓太高，輸出級的輸出阻抗不足夠大，則可能引起震蕩；另一方面，如果過驅動電壓太低，第二級反相器工作在線性區，則可能導致較低的三級反相器增益。自偏置的環形放大器如圖8所示。從圖8可以看出，自偏置的環形放大器結構受工藝和電源電壓變化的影響較小[8]。第二級采用單個自偏壓直流耦合CMOS 反相器代替2個交流耦合的第二級反相器，并且消除了2 個外部偏壓和相應的開關。第三級反相器采用高閾值電壓器件，對于給定的柵源電壓，能夠提供更高的輸出阻抗。工作時，位于第二級反相器晶體管漏端的電阻可動態偏置輸出級晶體管的柵電壓。該電阻偏置失調方法，可以使失調跟蹤電源電壓的變化。當環形放大器經歷轉換時，這種動態偏壓能夠有效驅動后級晶體管，并且當輸入端接近虛地時，所提供失調電壓使輸出級晶體管工作在深亞閾值區。在第一級反相器中，為了對噪聲和功耗進行優化，通過一個二極管連接的晶體管MNR 降低了晶體管MP1和MN1構成的反相器的有效電源電壓。而反相器電源電壓的減小將能夠使晶體管MP1和MN1采用更大尺寸寬長比W/L，從而對于給定電流可以獲得更高夸導，因此引起更低熱噪聲而不增加靜態功耗。

圖8 自偏置的環形放大器

在自偏置環形放大器結構基礎上，通過改進可構成適合于流水線模數轉換器應用的全差分環形放大器[9]。另外，將自偏置環形放大器第二級的電阻RB用類似CMOS 邏輯開關的 APCMOS（anti-parallelarrangement of CMOS transistors）結構替代，則在改善失調電壓調整性的同時，增加了環形放大器的可控性，并且在此基礎上通過對第一級和輸出級進一步優化，可使環形放大器在高速高精度的流水線模數轉換器應用中表現出巨大潛力[10]。

5 結語