以工程需求為導向的集成電路設計閉環教育研究

摘要：目前大多數高校開設的集成電路設計課程對于工程化設計流程的介紹缺乏連貫性、完整性，各個知識點相對來說較為孤立，學生對所學知識的理解無法融會貫通。本教改在于克服目前集成電路設計課程安排中普遍采用理論教學為主，存在實踐環節過少、實踐環節不成完備體系等問題，對集成電路設計課程的教學進行改革，實施以工程需求為導向，以工程界典型數字集成電路設計和驗證流程為主線的閉環式教學。

關鍵詞：工程需求；集成電路設計；實踐；驗證

中圖分類號：G647 文獻標志碼：A 文章編號：1674-9324（2013）44-0089-02

集成電路設計是學科交叉特性顯著的一個學科，且其發展日新月異，技術更新非常快，而其主要的更新點體現在工藝水平、設計思想和設計手段上。例如，在設計SOC等大規模集成電路時，設計者首先要全方位地把握系統的主體框架，另外還要注重各個環節中的細節，有效利用EDA軟件來精確地實現設計并驗證其正確性。目前大多數高校開設的集成電路設計課程融入了多媒體教學，但多媒體教學多局限于PPT課件教學，雖然在教學內容上與過去的板書教學相比得到了很大的擴充，但從教學體系上說對于工程化設計流程的介紹缺乏連貫性、完整性，各個知識點的介紹相對來說較為孤立，學生對所學知識的理解無法融會貫通，對工程化設計的理解停留在概念的層面上。目前課程安排中普遍采用理論教學為主，存在實踐環節過少、實踐環節不成完備體系等問題。學生工程實踐能力不能得到有效提升，用人單位需要花大量的時間和人力對應屆學生進行培訓；學生容易產生挫折情緒，不能快速適應崗位需求。本教改通過對目前國內急需集成電路設計人才的現狀的思考，對集成電路設計課程的教學進行改革，實施以工程需求為導向，以工程界典型數字集成電路設計和驗證流程為主線的閉環式教學。在國家急需系統級集成電路設計實用型工程人才的指導思想下，在工科院校要培養能為社會所用工程人才的辦學宗旨下，以開發學生潛力、提高學生自主學習積極性為目的，結合用人單位的用人需求，我院集成電路設計課程嘗試閉環教育，即課程的章節設置參照工程界數字集成電路系統的典型設計流程，知識內容涵蓋從設計到流片生產甚至測試的每一個環節，而每一個重要環節都有工程實驗與之相對應，形成完備的閉環知識體系。本教改項目閉環教育可分為理論教育環節和實驗教育環節。

一、理論教育環節

閉環教育中的理論教育以工程界大型數字集成電路設計的典型流程為教學切入點，然后以該流程為主線介紹各個階段涉及的理論知識和可供使用的EDA軟件，每次進入下一設計階段的講解前，都會重新鏈接至流程圖，見圖1所示。反復出現的設計流程圖，一方面可以加深學生對設計流程的印象；另一方面針對當前內容在流程中出現的位置，突出當前設計階段與系統設計的整體關聯，加強學生對各個設計階段的設計目的、設計方法、EDA軟件中參數設定偏重點的理解。這種教育方法區別于傳統的單純的由點及面的教育方法，避免出現只見樹木不見森林的情況，能夠在注重細節的同時加強整體觀念。

二、實踐教育環節

實踐教育環節主要是指與理論教育相配套結合的系列實驗。針對每個設計階段都安排相應的較為全面的實驗，與該階段的理論知識形成閉環。而且，所有的實驗基本可按照從系統設計開始到流片、測試的完整設計流程串接起來。

圖1 大型數字集成電路設計的典型流程

實驗指導書撰寫了前端設計內容，在數字集成電路系統初期的系統分析、功能模塊劃分、具體硬件語言描述編譯階段，加入以硬件語言描述、編譯、仿真為偏重的上機實驗，目的是學習良好的系統全局觀，掌握過硬的代碼編寫能力，并將設計下載至FPGA中作為初步的硬件設計驗證手段；撰寫了后端設計內容，采用Cadence公司的自動布局布線器SE進行布局布線，介紹面向數字化集成電路的標準化單元概念及其相關工藝庫文件的作用，著重講授從網表到版圖的轉化過程以及需要注意的問題，如電源網絡的合理布局、時鐘網絡的時序匹配及平衡扇出等方面的考慮。利用版圖編輯器Virtuoso Layout進行版圖驗證，介紹標準單元版圖與定制版圖的區別、版圖設計與工藝制程的關系，重點在于使學生在對版圖建立感性認識的同時對IP保護有更深層次的理解。Verilog仿真器進行版圖后仿真實驗，強調版圖寄生參數對系統功能、時序的影響，后仿真時序文件反標的含義；明確后仿真對于保證設計正確性的意義；培養認真負責的驗證思想。

實踐教育環節大致分為前端設計階段、后端設計階段、測試階段。

1.前端設計階段。在數字集成電路系統初期的系統分析、功能模塊劃分、具體硬件語言描述編譯階段，加入以硬件語言描述、編譯、仿真為偏重的上機實驗，目的是學習良好的系統全局觀，掌握過硬的代碼編寫能力，并將設計下載至FPGA中作為初步的硬件設計驗證手段。

2.后端設計階段。針對數字集成電路的特點，安排面向MPW流片的實驗，介紹將電路轉化為高可靠性版圖的主要步驟。該實驗分三個階段：①采用Cadence公司的自動布局布線器SE進行布局布線，介紹面向數字化集成電路的標準化單元概念及其相關工藝庫文件的作用，著重講授從網表到版圖的轉化過程以及需要注意的問題，如電源網絡的合理布局、時鐘網絡的時序匹配及平衡扇出等方面的考慮；②版圖編輯器Virtuoso Layout進行版圖驗證，介紹標準單元版圖與定制版圖的區別、版圖設計與工藝制程的關系，重點在于使學生在對版圖建立感性認識的同時對IP保護有更深層次的理解；③Verilog仿真器進行版圖后仿真實驗，強調版圖寄生參數對系統功能和時序的影響、后仿真時序文件反標的含義，明確后仿真對于保證設計正確性的意義，培養認真負責的驗證思想。

3.測試階段。根據國家的資助政策，教育研究界客戶以教學為目的的學生設計項目和直接與課程配套的教學示范設計項目，可劃為教學項目。對于教學類項目提供90%流片費用資助。因此，我們可以與國內部分集成電路設計中心協作，針對學生設計出的芯片示例系統進行MPW流片，在每年MPW流片后可獲得的樣片的基礎上，安排探針臺測試和封裝芯片測試。目前可供合作的高校有東南大學、清華大學、天津大學等，流片的公司有中芯國際、無錫上華等代工廠。探針臺測試以半導體器件原理，利用測試綜合實驗室、集成電路工藝實驗室的探針臺，通過對裸片進行片上扎針的方法，接入激勵信號，并通過示波器觀測輸出波形，這樣實驗學生可以親眼目睹自己設計的實際芯片，并學習使用探針臺以及相關的測試儀器，提高學生的動手能力。封裝芯片的測試為板級測試，主要介紹多種封裝形式，并讓學生了解集成電路芯片的應用環境和最終產品形式。

本教改成果進一步深化了教育教學改革，根據工程需求引導教學方法，按照工程規范要求學生，加強理論知識的體系化教育，強化實際應用環節的教育教學，形成了從芯片設計到流片生產甚至測試的每一個教學環節，而每一個重要環節都有工程實驗與之相對應，形成完備的閉環知識體系。