微弱振動信號檢測技術的研究

楊雪凱，胡 輝，顧俊杰，郝志陽，張 婷

(北華航天工業學院 電子與控制工程學院，河北 廊坊 065000)

隨著現代信號處理技術和電子集成技術的發展，越來越多的人把想要分析的物理信號(比如振動信號、聲音信號等)進行數字量化，然后將數字信號進行相應的計算，存儲和傳輸至上位機進行計算分析。

通過文獻[1]和文獻[2]可知，傳統的數據采集系統多采用單片機(例如STM32)或者DSP來作為數據采集的實時性、高采樣率、寬動態范圍的要求。DSP雖然能夠滿足微弱信號采集對主控單元的運行速度和實時性的要求。但是DSP的價格高昂，研發周期長，更適用于對采樣率要求低的數據采集系統。從文獻[3]、文獻[4]和文獻[6]中可得到，FPGA具有時鐘頻率高、內部時延小、運行速度快、集成度高、執行效率高、功耗低、能完成復雜的時序邏輯設計、編程靈活方便等特點，非常適用于高采樣速率、大數據量、處理任務固定且重復的多通道微弱信號采集系統。從文獻[5]和文獻[2]可知，USB接口具有傳輸速率快、接口控制靈活、功耗低、使用方便、易擴展等優點，是數據采集系統的理想接口。

1 噪聲分析

噪聲是電子系統中不需要的信號。噪聲會對降低我們采集信號的質量以及增大采集誤差。噪聲包括固有噪聲和外部噪聲，這兩類噪聲均會影響電子電路的性能。外部噪聲來自外部噪聲源，例如數字交換、60Hz噪聲以及電源交換等。固有噪聲由電路元件本身產生，最常見的例子包括寬帶噪聲、熱噪聲以及閃爍噪聲。我們可以通過計算來預測電路的固有噪聲。

本系統前級可以認為是包括程控運放電路、衰減電路、濾波電路的多級放大電路。我們對多級放大電路的噪聲建模便得到如圖1所示的噪聲模型。

圖1 系統噪聲模型

在多級放大電路中我們可以將噪聲分為電壓噪聲和電阻熱噪聲。我們可以根據產品說明書中的頻譜密度曲線來確定上述噪聲源的大小。其中電阻熱噪聲的計算公式是：

(1)

k為玻爾茲曼常數，T為開氏溫度，Req為等效電阻，Δf為信號帶寬。

電壓噪聲又分為1/f區噪聲和寬帶區噪聲。

1/f區噪聲公式：

(2)

(3)

efnorm為1Hz的歸一化噪聲。

eat_f為f時電壓噪聲密度。

f為已知噪聲電壓密度的1/f區域的頻率。

fH為操作高頻(使用噪聲帶寬BW)。

fL為操作低頻(一般為0.1Hz)。

寬帶區噪聲公式：

(4)

enBB為寬帶電壓噪聲。

eBB為寬帶電壓噪聲密度。

Kn為濾波器階數對應的換算系數。

總電壓噪聲：

(5)

根據兩個不同電阻器或者不同運算放大器的噪聲彼此不相關，兩個隨機不相關的噪聲信號相加得到總噪聲為：

(6)

我們可以得到多級放大電路的總的輸入噪聲為：

(7)

2 系統硬件組成

系統結構框圖如圖2所示。

圖2 系統硬件

ICP加速度傳感器采用恒流源供電，內置壓電傳感器，用集成電路技術將電荷放大器置于傳感器中，并以低阻抗電壓方式輸出，輸出的幅值與加速度成正比。

模數轉換模塊選用ADS1271，其采樣率最高達105KSPS，采樣精度為24位。數據傳輸選用單通道USB2.0轉FIFO的芯片FT232，數據傳輸速率最快為40MB/s。

3 系統軟件實現

系統軟件運行如圖3所示。系統上電后，用戶通過上位機設置系統的采樣參數，例如系統放大倍數、系統采樣率、交直流耦合方式和觸發方式。上位機設置的采樣參數通過USB2.0芯片傳輸到FPGA中進行解碼。FPGA按照用戶設置來控制繼電器，程控增益放大器，數模轉換器，USB2.0通信模塊。12路采集到的模擬信號經過12片ADS1271數模轉換器后成為數字信號，再通過FIFO數據緩沖模塊，經USB2.0后將采集到的數據上傳至上位機進行處理和顯示。

圖3 系統軟件

3.1 ADS1271控制模塊設計

本系統采用TI公司的ADS1271數模轉換芯片。ADS1271提供了SPI和幀同步兩種通信方式以及高速模式、高精度模式、低功耗三種工作模式。我們在本系統中應用的是SPI通信模式和高速工作模式。不同工作模式下有著不同的輸出采樣率，如表1所示。

表1 ADS1271操作模式性能表

圖4 ADS1271在SPI通信模式下的時序邏輯

3.2 USB通信模塊

FPGA通過同步FIFO實現與FT232的通信數據傳輸。RXE#、TXE#是FT232的讀寫標志信號；OE#為使能控制信號；RD#、WR#是FT232的讀寫信號；SIWU#是FPGA命令FT232喚醒PC機或向上位機發送數據的控制端口；ADBUS[7：0]是雙向數據傳輸端口。CLKOUT是FT232的60MHz的時鐘驅動引腳，所有信號應該和該時鐘保持同步；FPGA通過Verilog編程實現對FT232的控制，進而實現與上位機軟件的雙向數據通信。圖5為同步FIFO的讀寫控制時序圖。

圖5 同步FIFO的讀寫控制時序

3.2.1 FPGA讀上位機數據控制進程(見圖6)

圖6 同步FIFO讀標準連接

IDLE讀取命令發生，進入狀態1。

狀態1：檢測RXF#引腳狀態，如果RXF#為低電平時，則拉低OE#，進入狀態2。

狀態2：檢測RXF#引腳狀態，如果RXF#為低電平時，則拉低RD#引腳，讀取上位機下發命令，進入狀態3。

狀態3：讀取上位機命令，根據不同的命令(傳感器類型選擇、增益倍數選擇、采樣率選擇，觸發方式選擇、觸發電平設置)分別進入狀態4、狀態5、狀態6、狀態7。

狀態4：根據上位機下發指令，進行傳感器類型配置。繼續讀取則返回狀態2，否則進入IDLE。

狀態5：根據上位機下發指令，進行增益倍數配置。繼續讀取則返回狀態2，否則進入IDLE。

狀態6：根據上位機下發指令，進行觸發方式配置。繼續讀取則返回狀態2，否則進入IDLE。

狀態7：根據上位機下發指令，進行觸發電平配置。繼續讀取則返回狀態2，否則進入IDLE。

3.2.2 FPGA向上位機寫數據控制進程(見圖7)

圖7 同步FIFO寫標準連接

IDLE：讀事件發生，進入狀態1。

狀態1：接收上位機復位信號，進入狀態2。

狀態2：檢測FIFO中是否有數據，當有數據時進入狀態3。

狀態3：檢測FIFO半滿或全滿。當FIFO全滿時進入狀態4。

狀態4：驅動數據到數據線上，如需繼續傳輸數據進入狀態2，否則進入狀態IDLE。

4 實驗結果

本數據采集系統應用LabVIEW來搭建上位機軟件通過上位機實現對采集系統的增益控制、交/直流耦合選擇、采樣率設置、觸發方式選擇、觸發電平選擇等設置以及FPGA采集數據的顯示、處理和儲存。

利用RIGOL的DG1022函數信號發生器產生頻率為1kHz，峰峰值是5mVpp的正弦信號，通過上位機來設置采樣率為10kHz，增益為1 000倍，直流耦合方式，并顯示實時采樣波形圖，如圖8所示。

圖8 實時采樣波形

從圖8的實時采集波形圖和表2中數據可看到，系統采樣結果與輸入信號具有較好的一致性，在輸入信號為5mVpp，頻率為1kHz，1 000倍增益的情況下，誤差僅為0.17mV左右。在輸入短路的情況下，我們從表中數據可以知道本系統的短路底噪為0.4mVpp左右，具有比較好的一致性，可以滿足實際使用需要。該方案搭建的采集系統具有成本低、底噪低、功耗低的特點，同時也具有高速、實時、高可靠性等優點。

表2 實時采集數據