低電壓高線性5GHz折疊式低噪聲放大器電路設計

鄧桂萍

(空軍航空維修技術學院，湖南　長沙　410019)

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低電壓高線性5GHz折疊式低噪聲放大器電路設計

鄧桂萍

(空軍航空維修技術學院，湖南長沙410019)

摘要：采用 0.18umCMOS工藝設計了一種低電壓折疊級聯式低噪聲放大器電路。該電路工作頻率為5GHz，通過改進傳統的折疊式低噪聲放大器結構，以及在柵極合理加上電感，整個電路的性能得到了改善。實驗表明，電路能實現增益17.4dB，輸入反射系數 S11為-15.1 dB，反向隔離S12為-25.3 dB，噪聲系數 NF為1.2dB，三階輸入交調點IIP3為-3.8dBm。在0.6V的電源供電情況下，直流功耗為7MW。

關鍵詞：低噪聲放大器；折疊式；CMOS

近年來，隨著無線通訊產業的迅速發展，無線通信設備的需求日益擴大，也在不斷的刺激CMOS射頻集成電路的快速發展。像無線局域網接收機、手機、無線傳感器等無線便攜式設備希望功耗也越低越好，電壓越低越好，因而低電壓低功耗設計將成為移動通信系統的一大趨勢。低噪聲放大器作為RF前端接收機的一個關鍵部分，它的性能將直接影響整個接收機的性能。因此，對于低噪聲放大器的設計提出了更為嚴峻的挑戰，要求考慮多個性能指標的折衷。包括為實現最大功率傳輸要求輸入輸出阻抗匹配，為盡量放大微弱的RF信號要求高的功率增益，為盡量避免大信號失真要求具有一定的線性度，以及為減小接收機的噪聲要求盡可能的減小低噪聲放大器的噪聲貢獻[1]。本文針對無線局域網，設計一款工作頻率為5GHz的低電壓改進型折疊式級聯低噪聲放大器電路。

一、電路設計與分析

設計的工作頻率為5GHz的改進型折疊式級聯低噪聲放大器電路如圖1所示。主電路采用傳統的折疊式級聯結構，并進行改進。輸入端利用常見的源極電感負反饋結構實現匹配，由電感L2提供偏置電壓，在原來一對NMOS管M1和PMOS管M2構成折疊級聯結構的基礎上再增加一個PMOS管M2，并在其柵極加上一個電感L4接地，從而降低電路的噪聲系數，增大輸出增益，改善電路的線性度，輸出端利用源極跟隨器實現輸出匹配，級間串聯電感L5實現耦合。

圖1　提出的折疊式低噪聲放大器結構

1.輸入匹配電路分析

低噪聲放大器的設計過程實際上是好幾個設計目標的折衷過程，比如噪聲、增益、線性度、功耗等等。在使用最為廣泛的超外差式接收機中，低噪聲放大器前面有一個預選濾波器，因為這種濾波器對終端阻抗的質量是非常敏感，所以有一個性能好的輸入匹配是非常重要的。綜合目前的研究及應用，主要的基本輸入結構歸納起來可以分為四種，如圖2所示[2]。

在本設計中使用電感源極負反饋來實現輸入匹配，它是通過源極電感來產生輸入阻抗的實部，這個實部不是實際的電阻，在因此不引入實際噪聲的基礎上可實現與輸入信號源匹配的50 歐阻抗。再通過優化負反饋電感的大小以及合理設置晶體管的尺寸和偏置，達到低噪聲和低功耗的目的。

圖2　幾種常見的LNA輸入結構

2.折疊級聯電路分析

由于共源共柵級聯結構能在比較高的工作頻段上提供比較高的增益及穩定性，并能有效抑制密勒效應，所以在以往的窄帶低噪聲放大器的放大電路部分中，用的最多的是共源共柵結構。但是，這種結構要求提供較高的電源電壓，為了滿足低電壓要求，可要求MOS管工作在亞閾區，而工作在亞閾區的MOS管偏置電流特別小，其增益不可能很大，且放大器的噪聲系數較大，非線性更嚴重，此外，還必須考慮器件參數匹配問題。為避免進入亞閾區，可以采用折疊技術[3]，如圖3所示。主要電路由一對NMOS管PMOS管構成，其中NMOS管是主要用于放大作用的晶體管， PMOS管對頻率特性的要求不高，主要起隔離作用。隨著集成電路的工藝不斷提高，特征尺寸不斷縮小，PMOS管的截止頻率也足夠，已經能滿足設計需求。傳統的折疊結構在增益和線性度上不是很理想，為此，本設計提出改進型折疊式級聯低噪聲放大器電路，即在原來一對NMOS管M1和PMOS管M2構成折疊級聯結構的基礎上再增加一個PMOS管M3，并在其柵極加上一個電感L4接地，NMOS管由電感L2提供偏置電壓，從而實現降低電路的噪聲系數，增大輸出增益，改善電路的線性度。

圖3　傳統的采用折疊結構LNA

3.輸出匹配電路分析

4.低電壓技術分析

通常情況下，工作在模擬和射頻狀態的 NMOS 管其體端接地平面或源端。此時其閾值電壓可以表示為：

式中，是費米能級， γ||||||Vbs是體源電壓。由上式可知， Vbs直接影響 NMOS 的閾值電壓，當 Vbs大于零時，第二項為負值，此時 NMOS管的閾值電壓比體源電壓為0時的閾值電壓小[5]，即 Vth

深 N 阱工藝的 NMOS 外圍被 N 阱所環繞，能夠有效地將其內部的 P 阱和外面的 P 襯底相隔離，如圖5所示。內部的 P 阱可以設置成自己獨立的電位，通過改變 B 端的偏置電壓可以改變 MOS 管的閾值電壓。當體端外接正電壓，而源端接低電平或地時，體端和源端之間的電壓形成了正電勢，因此閾值電壓要比 Vth0低，能克服一般情況下由于NMOS的體端和整個襯底相連接或者各個 NMOS 連接在一起時源端和體端相互連接成地帶來的性能缺陷。這種技術稱之為襯底正向偏置技術。把襯底正向偏置技術引入到折疊結構中，使得電路在電源電壓降低的情況下其他性能損失更小。

圖5　深N阱工藝 NMOS結構

二、實驗結果

根據圖1所示電路原理結構，使用ADS軟件，采用TSMC公司的0.18umCMOS工藝，對該低噪聲放大器進行模擬仿真，并進行合理的與分析優化。選擇合適的管子尺寸，M1為180um，M2為60um，M3為126um，M4為100um，再合理選擇電感、電容和電阻的參數值，在0.63V的電源電壓作用下，提出的LNA詳細模擬結果如表1所示。圖6(a)～(d)給出了噪聲系數，輸入反射系數，反向隔離度及增益隨頻率變化的趨勢的仿真結果。

圖6　仿真結果

[6][7][8][9][10]本文頻率(GHz)5.43.53.05.25.15電源電壓(V)1.81.20.60.60.40.63噪聲系數(dB)33.64.73.375.31.2功耗(mW)2.71.660.41.081.037增益(dB)2112.39.11010.317.4S11(dB)-10<-18<-13-13.4-17.7-15.1S12(dB)--34<-13---25.3IIP3(dBm)-23-7.5-11-8.6--3.8工藝(um)0.180.180.130.180.130.18

三、結論

本文在改進傳統的折疊式低噪聲放大器結構以及在柵極合理加上電感的基礎上，提出了一個工作于5GHz的CMOS超寬帶低噪聲放大器，使用ADS軟件采用TSMC0，18umCMOS工藝進行實驗仿真。結果表明，該低噪聲放大器結構在電源電壓0.63V情況下，電路能實現增益17.4dB，輸入反射系數為-15.1 dB，反向隔離度為-25.3 dB，噪聲系數 為1.2dB，三階輸入交調點為-3.8dBm。在0.63V的電源供電情況下，直流功耗為7mW。

參考文獻：

[1]鄧桂萍,王春華. 超寬帶低噪聲放大器線性化技術綜述[J].微電子學,2014,(1).

[2]鄧桂萍. CMOS低噪聲放大器的研究[D].湘潭:湘潭大學,2007.

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[5] Wen Wang,Chunhua WANG. Capacitor Cross-Coupled Fully-differential CMOS Folded Cascode LNAs with Ultra Low Power Consumption[J]. Wireless Pers Commun,2014, 78.

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[9] Hsieh, H.-H., Wang, J.-H., et al. Gain-enhancement techniques for CMOS folded Cas-code LNAs at low-voltage operations[J]. IEEE Transactions on Microwave Theory and Techniques, 2008,(8)56:1807～1816.

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文獻標識碼：A

中圖分類號：TN7

基金項目：湖南省教育廳科學研究項目(12C0918)；空軍航空維修技術學院項目(YC1203)

收稿日期：2015-06-18

文章編號：2095-4654(2016)01-0024-03