基FPGA的數字時鐘實現

【摘 要】EDA技術使得電子線路的設計人員能在計算機上完成電路的功能設計、邏輯設計、時序測試直至印刷電路板的自動設計。本文介紹了以VHDL語言和硬件電路為表達方式，以Quartus II軟件為設計工具，最終通過FPGA器件實現數字時鐘的設計過程。

【關鍵詞】EDA；Quartus II；FPGA；數字時鐘

0.前言

隨著電子技術和計算機技術的發展，電子設計的規模越來越大，電路的集成度和復雜度也越來越高，產品的更新周期越來越短，以計算機為工作平臺的CAD技術已經在高速、復雜的數字系統設計中得到了廣泛的應用。近年來，在數字系統的設計領域融入了一種新型的設計技術：EDA技術。EDA技術是以硬件描述語言為系統邏輯的主要表達方式，以計算機相應開發軟件及實驗開發系統為設計工具，以大規模可編程邏輯器件為設計載體，自動完成由軟件描述的電子系統到硬件系統的邏輯編譯、化簡、仿真、對目標芯片的編程下載等工作，最終形成集成電子系統或專用集成芯片的一門多學科融合的技術。該技術優越之處在于系統設計的效率高、保密性強、集成度好、易于修改和實現等，因此，一躍成為當下數字系統設計領域的主流技術，并被越來越廣泛地應用到相關領域中。

隨著EDA技術的發展，利用計算機進行電子線路的輔助設計 可有效地節省產品開發的時間與成本，極大地提高電路設計的效率。本文以Quartus II 軟件為設計工具，以ALTERA公司的ACEX系列3萬門的FPGA器件EP1K30QC208-2為載體，介紹了數字電子時鐘的實現方法。

1.設計工具

Quartus II 是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。Quartus II集系統級設計、嵌入式軟件開發、可編程邏輯設計于一體，是一種綜合性的開發平臺。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用TCL腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統一，功能集中，易學易用等特點，Quartus II支Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度，而且它對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。作為一種可編程邏輯的設計環境， 由于其強大的設計能力和直觀易用的接口，越來越受到數字系統設計者的歡迎。本文就是以Quartus II為開發平臺，實現了由軟件描述系統到硬件系統的邏輯編譯、化簡、仿真以及編程下載等工作。

最終的電路實現和驗證本文采用的是眾友科技份有限公司推出的ZY11EDA13BE型EDA實驗平臺，其核心處理芯片為ALTERA公司ACEX系列3萬門的FPGA器件EP1K30QC208-2。EP1K30是ACEX1K系列FPGA器件之一，提供1968個寄存器，24576個存儲位，30000個典型門，這些使得EP1K30非常適合于構建復雜邏輯功能和存儲功能，在需要高性能處理的通信領域內的數字信號處理、寬通道數據操作、數據轉換和微控制器等方面應用廣泛。該開發平臺有豐富的擴展模塊，例如本文要用到的數字時鐘源模塊、數碼管顯示模塊等。

2.數字時鐘實現方案

數字時鐘主要由時鐘基準信號模塊、計數器模塊、譯碼顯示模塊、和功能擴展模塊幾部分組成，具體結構如圖1所示。時鐘基準信號模塊負責產生秒信號；計數器模塊分別用于實現小時信號（12或24進制）、分信號（60進制）和秒信號（60進制）；譯碼顯示模塊負責將小時、分和秒信號進行譯碼最終通過六個數碼管將具體時間顯示出來；功能擴展模塊主要是在普通計時的基礎上通過增加一些模塊如調時、鬧鐘等，使得該時鐘電路的功能進一步完善。

圖1 數字時鐘的結構

2.1單個數碼管的計數加顯示實現

時間最終一共需要六個數碼管顯示結果，這六個數碼管只需要顯示0-9這十個數字即可，而且每個顯示譯碼器的輸入信號需要四位輸入，因此小時、分鐘和秒信號的計數器這里采用8421編碼的形式產生輸出信號。另一方面，由于各計數信號的產生方式、顯示譯碼器的譯碼實現幾乎相同，因此，這里我們先介紹一個數碼管的顯示實現過程。

首先在QuartusII軟件中建立一個工程，目標芯片選擇與開發板對應的EP1K30QC208-2，然后添加文件編寫兩段落VHDL語言源程序，分別實現十進制計數功能和譯碼顯示功能，并利用軟件的創建元件功能創建出這兩段程序對應的兩個元件，然后利用原理圖輸入的方式調出這兩個元件并進行連接，具體的連接圖及引腳的分配情況如圖2所示。十進制計數和譯碼顯示的原理為：cnt16模塊只需要實現10進制計數器功能即可，具體的VHDL源程序比較簡單，這里不再介紹；sm模塊主要實現四位二進制的顯示譯碼功能，從而驅動數碼管顯示0-9是個數字，具體的VHDL譯碼源程序也比較簡單，這里不再介紹。

圖2 一位數碼管的計數器加譯碼器電路

原理圖電路搭建好之后，緊接著利用QuartusII軟件進行編譯、波形仿真、引腳分配、重新編譯等功能，一方面檢查電路設計的準確性，另一方面可以生成相應的下載文件（.sof文件），最后連接開發板，接通開發板電源，將.sof文件下載到目標芯片中，從而完成單個數碼管的計數加顯示電路的設計。

2.2其它模塊的實現

數字時鐘需要的基準信號為標準的秒信號，這里不需要專門實現，我們使用開發板的數字時鐘源模塊提供的1HZ信號；小時信號、分信號和秒信號的計數顯示譯碼功能的實現，可以利用上面單個數碼管的計數加顯示電路，通過級聯擴展加以實現，具體的實現方法是：

在設計cnt16元件時，增加一個輸出端口（CO端），該端口的功能是，計滿十個數時輸出一個1，利用這個輸出口為擴展端，與另外一cnt16單元的clk端連接，通過異步計數的方式實現n進制計數功能。通過修改VHDL程序中的計數終值，既可以創建出三個單元電路，分別實現兩個六十進制計數器（分信號和秒信號）和一個24進制計數器（小時信號），進而實現數字時鐘的計數加顯示功能。

通過以上的方法實現了一個基本的數字電子時鐘功能，但是其功能比較單一，只實現了電子時鐘的顯示，為了使該電路的功能更加完善，可以增加調時、鬧鐘、整點報時等模塊來增加該電子時鐘的功能，這里不再討論。

3.結束語

計算機技術和大規模的可編程器件技術相結合，使得電子線路的設計更加方便快捷，節省了產品開發的時間與成本，極大地提高電路設計的效率。本文利用Quartus II軟件作為開發工具，通過以VHDL語言源程序和硬件電路原理圖相結合的輸入方式，介紹了數字時鐘電路的設計過程，并將設計結果下載到了FPGA芯片上，最終實現了數字時鐘的功能。在此基礎上增加一些擴展模塊，可實現一個功能更加完善的電子手表，具有很強的實用性。

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