基于FPGA的三分量地磁數據采集系統

張雷

摘 要：硬件平臺是整個FPGA的三分量地磁數據采集系統的核心部分，系統主要由磁通門傳感器、低通濾波器、AD轉換模塊、片內數字信號處理模塊、通信模塊和電源模塊組成。

關鍵詞：硬件平臺；三分量地磁數據采集系統

1 系統性能指標

⑴采集速率：AD采樣率為303Hz；⑵AD分辨率：AD的有效分辨率為20.8bit；⑶模擬信號幅度：-10～+10V；⑷采集通道：3路；⑸與計算機接口：RS232串口；⑹供電方式：直流5V。

2 磁通門傳感器

采用英國巴廷頓公司的三軸磁通門傳感器模塊Mag-03，全量程范圍是土100uT，可以輸出三分量的模擬電壓信號，頻帶寬度從直流到3KHz，噪聲<10pT。Mag-03有著出色的低噪音控制和溫度穩定性，并有多種不同的封裝形式以適應不同的使用環境。

3 低通濾波器

為了最大程度的保留有用信號，濾除高頻干擾信號，采用有源低通濾波器對信號進行低通濾波，濾除信號中里的高頻噪聲，并最大程度的消除頻譜混疊現象對信號采集造成的影響。采用巴特沃斯濾波器，其幅頻響應在通帶中具有最平幅度特性，但是通帶到阻帶衰減較慢。選擇二階有源低通濾波器電路，即n=2。運用OP4177完成了一個二階的巴特沃斯低通濾波器，其截至頻率為3.5KHZ。

4 AD轉換電路

數據采集是將連續的模擬信號，按照一定時間間隔采樣得到離散時間信號，再經過量化變為量化信號，最后編碼轉換為數字信號。本系統的ADC采用了AD7734。電路原理如圖所示：

部分引腳功能介紹：

SCLK： 串行時鐘輸入。將一個外部串行時鐘加于這一輸入端口，以訪問AD7734的串行數據。該串行時鐘可以是連續時鐘以連續的脈沖串傳送所有數據。反之，它也可以是非連續時鐘。

：邏輯輸出，這個輸出端上的低電平表示AD一次轉換完成數據寄存器內的數據已更新。完成數據讀操作以后， 回到高電平。如果兩次輸出更新之間，不發生數據讀操作， 將在下一次輸出更前時間返回高電平。 處于高電平時，不能進行讀操作，以免數據寄存器中的數據正在被更新，數據寄存器更新完成以后， 將返回低電平。

5 FPGA最小系統

FPGA芯片選擇了Altera公司的Cyclone II系列的EP2C8Q208C。Cyclone II系列[1]FPGA的內核工作電壓為1.2V。本設計的電路板采用5V電壓輸入，利用LTC3614電源管理芯片降壓分別得到1.2V的內核電壓和3.3V的IO管腳電壓。

板載50MHz有源晶振，為系統提供精準的時鐘源。手動復位在系統中用的不多，因此只設計了簡單的阻容復位電路。

配置芯片選用Altera公司的串行配置芯片EPCS4SI8N，其容量為4Mbit.EP2C8Q208 FPGA芯片是SRAM結構，帶電情況下可以將程序直接通過下載線下載到片內運行，但是掉電數據就丟失，所以為了掉電數據保存，需要在FPGA片外擴展程序存儲器，擴展EPCS4就是這種目的。

FPGA的配置方式主要有兩種：

AS方式：對AS配置芯片（ECPS系列）進行編程，掉電數據不丟失；

JTAG方式：可以對FPGA、CPLD以及Altera配置芯片（EPC系列）編程，掉電數據丟失。

根據FPGA的配置特點，電路板上設計了AS和JTAG兩種配置接口，在開發調試時使用JTAG接口，可以節省時間，提高開發效率。在需要將程序固化時，使用AS配置方式。

6 串口電路

設計中AD轉換完成的數據經串口發送到PC端。由于RS-232的接口電平與FPGA器件的I/0接口電平不一致，FPGA的標準邏輯“1”對應2V～3.3V，輯“O”對應0V～0.4V。而RS-232采用負邏輯方式，邏輯“1”對應-15V～+15V，標準邏輯“0”對應。所以需要一個電平轉換，這里我們用了最常用的轉換芯片MAX3232，這款芯片MAX3232具有二路接收器和二路驅動器，采用專有低壓差發送器輸出級，利用雙電荷泵在3.0V至5.5V電源供電時能夠實現真正的RS-232性能，器件僅需四個0.1uF的外部小尺寸電荷泵電容[2]。MAX3232確保在120kbps數據速率，同時保持RS-232輸出電平。選取FPGA的其中兩個通用I/O引腳與MAX3232對應的引腳相連，通過其接入RS-232標準串行接口便可與PC進行串行通信。

7 電源電路

系統采用5V電池供電。利用LTC3614電源管理芯片降壓分別得到1.2V的內核電壓和3.3V的IO管腳電壓。利用LT3582電源芯片升壓得到 電壓為磁通門傳感器供電。

[參考文獻]

[1]Altera，Inc.FPGA_Cyclone Handbook.www.altera.com.

[2]Maxim，Inc.MAX3232 Data Sheet.www.Maxim.com.