基于ＦＰＧＡ串并結合ＦＩＲ濾波器的設計

于亞萍 陳雪強 劉源 衛勇

摘要：根據ＦＩＲ濾波器的特性和分布式（ＤＡ）算法的特點，基于ＦＰＧＡ實現ＦＩＲ濾波器的原理和方法，在拆分查找表的基礎上，利用串并結合DA算法對數字濾波器的設計進行優化，設計更高階次的濾波器并節省所占用的硬件資源。采用串并結合ＤＡ算法設計了１６階ＦＩＲ低通濾波器，在Ｑｕａｒｔｕｓ ＩＩ ７．０下進行仿真，結果驗證了該方法濾波效果好，能夠有效地減少ＦＰＧＡ硬件資源的使用，提高ＦＩＲ的運算速度。

關鍵詞：ＦＩＲ濾波器；查找表；ＦＰＧＡ；分布式（DA）算法

中圖分類號：ＴＮ７１３文獻標識碼：Ａ文章編號：0439－８114（２０12）14－3092-04

Design of FPGA-Based Serial-Parallel FIR Filter

ＹＵ Ｙａ－ｐｉｎｇ１，ＣＨＥＮ Ｘｕｅ－ｑｉａｎｇ２，ＬＩＵ Ｙｕａｎ１，ＷＥＩ Ｙｏｎｇ１

（１．Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｍｅｃｈａｎｉｃ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｔｉａｎｊｉｎ Ａｇｒｉｃｕｌｔｕｒａｌ Ｕｎｉｖｅｒｓｉｔｙ，Ｔｉａｎｊｉｎ ３００３８４， Ｃｈｉｎａ；

２． Ｊｉｎｍａ Ｃｏｋｉｎｇ Ｌｉｍｉｔｅｄ Ｃｏｍｐａｎｙ， Ｊｉｙｕａｎ Ｃｉｔｙ ｏｆ Ｈｅｎａｎ Ｐｒｏｖｉｎｃｅ， Ｊｉｙｕａｎ ４５４６５０， Ｈｅｎａｎ，Ｃｈｉｎａ）

Ａｂｓｔｒａｃｔ： Ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＦＩＲ ｆｉｌｔｅｒ ａｎｄ ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ （ＤＡ）， ｔｈｅ ｔｈｅｏｒｙ ａｎｄ ｍｅｔｈｏｄ ｏｆ ＦＩＲ Ｆｉｌｔｅｒ ｗａｓ ｒｅａｌｉｚｅｄ ｕｓｉｎｇ ＤＡ ｂａｓｅｄ ｏｎ ＦＰＧＡ． Ｏｎ ｔｈｅ ｂａｓｉｓ ｏｆ ｔａｂｌｅ ｐａｒｔｉｔｉｏｎｉｎｇ， ｔｈｅ ｄｅｓｉｇｎａｔｉｏｎ ｏｆ ＦＩＲ ｆｉｌｔｅｒｓ ｗａｓ ｏｐｔｉｍｉｚｅｄ ｂｙ ｓｅｒｉａｌ－ｐａｒａｌｌｅｌ ａｒｉｔｈｍｅｔｉｃ ａｉｍｉｎｇ ａｔ ｆｉｌｔｅｒｓ ｗｉｔｈ ｈｉｇｈｅｒ ｏｒｄｅｒ ｗｈｉｌｅ ｓａｖｉｎｇ ｔｈｅ ｈａｒｄｗａｒｅ ｉｔ ｗｏｕｌｄ ｕｓｅ． １６－ｏｒｄｅｒ ＦＩＲ ｆｉｌｔｅｒｓ ｗａｓ ｄｅｓｉｇｎｅｄ ｂｙ ｓｅｒｉａｌ ａｎｄ ｐａｒａｌｌｅｌ ＤＡ ａｎｄ ｓｉｍｕｌａｔｅｄ ｉｎ Ｑｕａｒｔｕｓ Ⅱ ７．０． Ｒｅｓｕｌｔｓ ｓｈｏｗｅｄ ｔｈａｔ ｔｈｅ ＦＩＲ ｆｉｌｔｅｒｓ ｗｅｒｅ ｗｉｔｈ ｓｍａｌｌ ｒｅｓｏｕｒｃｅ ｕｓａｇｅ ａｎｄ ｈｉｇｈ ｓｐｅｅｄ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｒａｄｉｔｉｏｎａｌ ｍｅｔｈｏｄｓ．

Ｋｅｙ ｗｏｒｄｓ： ＦＩＲ ｆｉｌｔｅｒ； ｌｏｏｋ－ｕｐ ｔａｂｌｅ； ＦＰＧＡ； ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ

數字濾波器是數字信號處理的重要手段，分為有限脈沖響應數字（Ｆｉｎｉｔｅ ｉｍｐｕｌｓｉｖｅ ｒｅｓｐｏｎｓｅ，ＦＩＲ）濾波器和無限脈沖響應數字（Ｉｎｆｉｎｉｔｅ ｉｍｐｕｌｓｉｖｅ ｒｅｓｐｏｎｓｅ，ＩＩＲ）濾波器兩種。其中ＦＩＲ濾波器在數字信號處理的過程中有很好的線性相位和穩定性，被廣泛應用于工業、農業和醫學領域中［１］。

目前ＦＩＲ濾波器的硬件實現有以下4種方式：①使用單片通用數字濾波器集成電路，這種電路使用起來比較簡單，由于字長和階數的規格較少，不易滿足實際需要。②使用ＤＳＰ芯片［２］，ＤＳＰ芯片是依靠軟、硬件結合來實現ＦＩＲ濾波器，速度受到限制。③使用可編程邏輯器件ＦＰＧＡ／ＣＰＬＤ［３］，用ＦＰＧＡ來實現數字信號處理可以很好地解決并行和順序性的矛盾，而且易于測試與硬件升級［４］。

在ＦＰＧＡ中，進行傳統乘法運算占用了大量的硬件資源，分布式（DA）算法巧妙地利用ＲＯＭ查找表將固定系數的乘累加運算轉換成查找表操作［５，６］，避免了乘法運算。查找表后數據執行的都是簡單的加法運算，可以較大程度地提高運算速度［７］。

該研究在拆分查找表的基礎上，采用串并結合的ＤＡ算法進行ＦＩＲ濾波器的設計，能很好地實現實時處理，有效減少硬件的使用，提高濾波器的運算速度。

１DA算法

DA算法是一項重要的ＦＰＧＡ技術，它與傳統算法實現乘加運算的不同在于執行部分積運算的先后順序不同［８，９］。

對于一個無符號系統，ＤＡ算法為：

式中，ｘ［ｎ］是變量，表示如下：

對于有符號系統，ＤＡ算法為：

DA算法對數據相同位分別加權求和，要實現有符號ＤＡ系統，利用一個ＬＵＴ實現映射ｆ（ｃ［ｎ］，ｘｂ［ｎ］），采用帶有加／減控制的累加器，對前（Ｂ－１）位進行移位累加，對第Ｂ位進行減法運算。

１．１串行ＤＡ算法

將輸入數據的相同位進行尋址，預先設定ＬＵＴ接收一個Ｎ位輸入向量ｘｂ＝｛ｘｂ［０］，ｘｂ［１］…ｘｂ［Ｎ－１］｝，輸出為ｆ（ｃ［ｎ］，ｘｂ［ｎ］）。各個映射ｆ（ｃ［ｎ］，ｘｂ［ｎ］）都有相應的二次冪加權并累加，Ｎ次查詢循環后就完成了對內積ｙ的計算。串行ＤＡ算法如圖１所示。

這種計算方法節省芯片的內部資源，運算速度與輸入數據的長度有關，比較慢。

１．２拆分查找表ＤＡ算法

如果輸入系數Ｎ過多，ＬＵＴ的地址隨系數呈指數增加。假定長度為ＬＮ的內積，則：

可以用一個ＤＡ結構實現。可得到：

拆分查找表ＤＡ算法如圖２所示，實現一個４Ｎ的ＤＡ設計需要３個次輔助加法器，表格的規模由２４Ｎ×Ｂ降到了４個２Ｎ×Ｂ。若要實現更高階的濾波器，拆分查找表法的優勢將更加明顯，另外，如果是線性相位的濾波器，表的個數還能縮小一半。但是拆分查找表法只能降低硬件資源的有效使用，不能提高ＦＩＲ的運算速度。

１．３串并結合ＤＡ算法

并行ＤＡ算法是通過增加ＲＯＭ、寄存器和加法器提高速度，讓輸入數據每一位的相同位同時尋址，ＲＯＭ表的內容相同，將尋址內容進行相應的二次冪加權并相加，每級的加法運算都是并行的。并行DA算法能使系統在１個系統時鐘內完成濾波運算，但占用資源太多。

全串行方式是在每個時鐘周期中對所有變量的一個相同位進行串行處理，全并行方式是每個時鐘周期對所有變量的所有相同位進行并行處理，這兩種方法是針對資源優化設計和速度優化設計的兩種最優情況。根據設計者對ＦＩＲ速度大小的要求，可以通過串并結合的方式提高ＦＩＲ的速度，使資源利用達到最優。若：

對于一個數據寬度和尋址查找表寬度均為８位的ＦＩＲ濾波器來說，可以寫為：

y=［sum0］+［sum1］21+［sum2］22+［sum3］23++［sum4］+［sum5］21+［sum6］22+［sum7］23×24

兩個基數都為２１的輸出加權累加器，每個系統的時鐘脈沖可以算兩位。根據系統對資源和運算速度的要求，可以對一次并行處理的數據位數進行合理的安排。DA算法的串并結合實現結構如圖３所示。

２串并結合的ＦＩＲ低通數字濾波器的ＦＰＧＡ實現

２．１采用窗函數對參數進行設計

２．１．１參數設計使用ＭＡＴＬＡＢ軟件中的Ｆｉｌｔｅｒ ｄｅｓｉｇｎ ｔｏｏｌｂｏｘ數字濾波器設計軟件模塊ＦＤＡＴｏｏｌ進行設計［１０］，ＦＩＲ濾波器的設計指標：采樣頻率１０ ＭＨｚ，截止頻率１．５ ＭＨｚ，濾波器階數１６階，輸入數據寬度１２位，系數數據寬度１２位，采用Ｋａｉｓｅｒ窗進行設計，β＝０．５，線性偶對稱。

２．１．２運算量化量化是將濾波器的系數由浮點數轉換為ＦＰＧＡ可以進行運算的定點數。考慮到溢出，將ｈ（ｎ）擴大２１０倍，再表示為１２位二進制補碼，可得到：

ｈ（０）＝ｈ（１５）＝０．０２８ ２１９ ０＝２９＝０００００００１１１０１２Ｃ

ｈ（1）＝ｈ（１４）＝－０．００７ ３１５ ９＝－８＝１１１１１１１１１０００２Ｃ

ｈ（２）＝ｈ（１３）＝－０．０４９ ８９９ ０＝－５１＝１１１１１１００１１０１２Ｃ

ｈ（３）＝ｈ（１２）＝－０．０６１ ６５８ ０＝－６３＝１１１１１１０００００１２Ｃ

ｈ（４）＝ｈ（１１）＝－０．０１４ ０４０ ０＝－１４＝１１１１１１１１００１０２Ｃ

ｈ（５）＝ｈ（１０）＝０．０８９ ４２６ ０＝９２＝０００００１０１１１００２Ｃ

ｈ（６）＝ｈ（１９）＝０．２０９ ０９０ ０＝２１４＝００００１１０１０１１０２Ｃ

ｈ（７）＝ｈ（１８）＝０．２８８ ９４０ ０＝２９６＝０００１００１０１０００２Ｃ

２．２ＦＰＧＡ的實現

采用ＦＰＧＡ實現時，首先將輸入數據存入數組中寄存起來，然后以寄存器中每一個輸入數據的相同位的值為地址，去對應查找表中的值，根據DA算法的公式，進行相應二次冪加權后累加，減去數據最高位，就能得到正確的濾波器輸出。該系統在拆分查找表的基礎上，采用串并結合方法對輸入數據進行構建，共由數據存儲延時模塊、查找表模塊、移位累加模塊、控制模塊組成。系統結構框架如圖４所示。

２．２．１數據存儲延時模塊設計的濾波器階數為１６階，可以采用ＦＩＲ網絡的線性型結構，首先將１２位的輸入數據并行輸入數據寄存器中，由于該濾波器系數有１６個，分別將１６位輸入數據存入１６×１３列數組中的前１２列中，按位存儲，第１３列擴展位存儲的數據與符號位相同。由于ＦＩＲ數字濾波器的單位取樣響應是對稱的，濾波系數對稱，將輸入數據ｘ（ｉ）和ｘ（１５－ｉ）相加之后存入寄存器，可以將１６階系數尋址降為８階。分別將每一次輸入數據的第１位到第６位、第７位到第１２位和第１３位數據并行輸入，在控制模塊的作用下，每一個系統時鐘脈沖，數據左移一位，將第一列數據輸出作為地址尋找查找表的內容。

２．２．２查找表模塊抽頭系數查找表模塊將濾波器系數的各種組合固化在ＲＯＭ中［１１］，它的地址來自于輸入數據移位模塊相同位的輸出，通過查找表得到卷積數據，并將這些數據輸出到移位相加模塊。設計將查找表劃分為兩個四抽頭查找表ＬＵＴ１和ＬＵＴ２，ＬＵＴ１用ＶＨＤＬ語言實現如下：

Ｃａｓｅ ｔａｂｌｅ＿ａｄｄｒｅｓｓ０ ｉｓ

Ｗｈｅｎ＂００００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂００００００００００００＂；

Ｗｈｅｎ ＂０００１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂０００００００１１１０１＂；－－ ２９

Ｗｈｅｎ ＂００１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１１１０００＂；－－ －８

Ｗｈｅｎ ＂００１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂０００００００１０１０１＂；－－ ２１

Ｗｈｅｎ ＂０１００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１００１１０１＂；－－ －５１

Ｗｈｅｎ ＂０１０１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１０１０１０＂；－－ －２２

Ｗｈｅｎ ＂０１１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０００１０１＂；－－ －５９

Ｗｈｅｎ ＂０１１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１０００１０＂；－－ －３０

Ｗｈｅｎ ＂１０００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０００００１＂；－－ －６３

Ｗｈｅｎ ＂１００１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０１１１１０＂；－－ －３４

Ｗｈｅｎ ＂１０１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１１１００１＂；－－ －７１

Ｗｈｅｎ ＂１０１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０１０１１０＂；－－ －４２

Ｗｈｅｎ ＂１１００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０００１１１０＂；－－ －１１４

Ｗｈｅｎ ＂１１０１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１０１０１１＂；－－ －８５

Ｗｈｅｎ ＂１１１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１００００１１０＂；－－ －１２２

Ｗｈｅｎ ＂１１１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１０００１１＂；－－ －９３

Ｗｈｅｎ ｏｔｈｅｒｓ＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂００００００００００００＂

２．２．３移位累加模塊移位累加模塊的主要功能是實現數據的累加，主要由加減器單元和移位累加單元組成。為了使累加器的結果不產生溢出，需要對累加器進行冗余設計，輸入數據和濾波器系數的位數均為Ｎ，累加器的長度為Ｍ，濾波器的長度為Ｌ，對于有符號數：Ｍ＝２Ｎ＋ｌｏｇ２Ｌ－１，設計中累加器的長度為２７位。

２．２．４控制模塊控制模塊主要控制信號的輸入、移位相加和數據的輸出，使上述各個模塊按照一定的時序進行操作，最終完成濾波功能。系統仿真波形如圖５所示。

３結論

理論分析和試驗結果表明，在采用拆分查找表的基礎上用串并結合的方式，不僅能夠節省硬件資源，而且能夠提高ＦＩＲ的運算速度。該設計采用ＦＰＧＡ器件ＣｙｃｌｏｎｅⅡ ＥＰ２Ｃ５Ｆ２５６Ｃ６進行方案驗證，僅占用邏輯單元６３１個，采用串并結合的ＦＩＲ數字濾波器具有良好的濾波效果，在資源允許的條件下，可根據實際應用任意確定濾波器的階數和運算速度，是一種比較實用可靠的設計方法。

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