基于FPGA的有源電力濾波器PWM信號發生器的設計

摘 要:針對有源電力濾波器(APF)對IGBT觸發脈沖信號控制的較高要求，分析了PWM信號產生機理，基于QuartusII軟件設計了一種全數字三相PWM信號發生器，給定脈寬信號經過調理與數字三角波信號比較，經過寬度可調的死區發生器信號處理后，產生六路PWM脈沖信號，經驅動保護信號調理電路控制相關IGBT的導通，達到抑制諧波、補償無功電流的目的。給出了死區發生器程序。通過仿真實驗，結果證實了設計的正確性和可行性。

關鍵詞:脈沖寬度調制FPGA有源電力濾波器QuartusII

中圖分類號:TN713文獻標識碼:A文章編號:1674-098X(2011)09(a)-0015-02

Design of PWM Siginal Generator of the Active Power Filter Based on FPGA

Abstract:Focus on the high requirements of active power filter(APF) on the control of the IGBT trigger pulse signal，the PWM signal mechanism is analyzed.And a fully digital three-phase PWM signal generator is designed based on Quartus II，which can realize the comparing between the pulse width signal modulated and triangular wave signal.After processed by the dead-generator signal，the pulse width signal produces six-way PWM pulse signal.Signal modulated circuit can control the state of IGBT，if it should be on or off.It can get the aim of harmonic suppression，reactive current compensation.At last the program of dead zone generator is introduced. In the simulation experiments，the results are confirmed correctly and feasibly.

Key words:APF;IGBT;PWM;Quartus II;FPGA

隨著電力電子技術的飛速發展，一方面由電力電子技術給現代化信息時代帶來方便、高效巨大利益的同時，它的非線性工作特性對供電系統的電能質量造成了嚴重污染。另一方面，現代化工業、商業和居民電能用戶對電力系統的供電電能質量提出了更嚴格的要求。而基于脈沖寬度調制(Pulse Width Modulation，簡稱PWM)技術的電壓源型逆變器為核心的并聯型有源電力濾波器(APF)作為電網凈化器——抑制諧波電流、補償無功電流，即提高負載功率因數、改善電網電能質量。關于并聯型有源電力濾波器的研究與應用得到了國內外廣泛重視[1]，本文基于QuartusII軟件提出并設計了三相三線制并聯型有源電力濾波器的全數字PWM信號發生器，通過仿真實驗，結果證實了設計方案的正確性和可行性。

1 系統工作原理

脈沖寬度調制，是利用沖量效應原理實現的，即大小、波形不同的窄脈沖變量作用在慣性系統時，只要它們的沖量，即變量對時間的積分相等，其作用效果基本相同。并聯型有源電力濾波器就是基于指令電流參考信號，利用PWM脈沖控制高速電子開關IGBT通斷實現電容電壓的投切，得到一系列幅值相等、寬度不同的PWM信號，再經過連接電抗器變換，將能量回饋給電網，從而達到對負載電流畸變分量的補償。并聯型有源電力濾波器系統包括負載電流檢測、補償電流檢測、直流電容電壓檢測、系統同步參考電壓檢測檢測(A相)和其它各種保護信號檢測等，檢測信號經中央處理器DSP計算處理后，輸出指令電流參考信號，送FPGA，經FPGA處理后產生三相6路PWM信號，控制主電路IGBT的導通和關斷，實現電容電壓的投切，從而達到抑制諧波電流分量、補償無功電流分量，即改善低壓配電電網電能質量、提供功率因數的目的。

那么如何產生所需要的PWM信號則是PWM技術的關鍵。傳統方法是利用模擬方法，對指令參考信號與三角載波信號進行比較，產生PWM信號，此方法雖然簡單，卻難以滿足較高精度的復雜設計要求。此外，也可以利用數字算法和定時邏輯，產生PWM信號[2]。

本文提出的用于控制并聯型有源電力濾波器主電路IGBT導通和關斷的全數字PWM信號發生器部分是由現場可編程門陣列(Field Programmable Gate Array，簡稱FPGA)實現的，其系統構成框圖如圖1所示。其中，APF以DSP為中央處理器，實時檢測、計算系統畸變電流，包括諧波電流分量和無功電流分量，并發出補償電流指令參考信號，存放在雙口RAM中，FPGA讀取指令電流參考信號，經過信號調理后，與數字三角載波發生器比較，輸出三相PWM基準信號，經寬度可調的死區計數器處理后，發出三相6路PWM信號，經過包括IGBT專用驅動保護電路EXB841的信號處理后，控制IGBT的導通和關斷，實現直流電容電壓投切，從而達到抑制諧波電流、補償無功電流，即提高功率因數、改善電網電能質量的目的。

系統采用德州儀器公司TMS320F2812系列DSP芯片作為中央處理器，芯片最高工作頻率高達150MHz，32位定點高速數字處理滿足系統大量計算的要求。芯片內置16路12位同步AD轉換通道，轉換速度高達25MHz，專門設計的AD供電、AD參考電壓，確保了AD采樣轉換精度。此外，芯片還內置128K*16位FLASH，可存放用戶程序，FLASH可加密。FPGA芯片采用ALTERA公司FLEX10K系列的高速EPF10K10LC84-4實現，可用門數1萬，最大可用I/O數59個，72個邏輯陣列塊(LABs)，即576個邏輯單元(LEs)，3個EAB，可以實現6144比特的內部RAM。

本設計采用FPGA產生PWM控制信號，節省了DSP資源，從而大大減輕了中央處理器DSP的負擔。

2 全數字PWM信號發生器設計

針對并聯型有源電力濾波器主電路結構，要求PWM信號發生器可以發出三相六路PWM控制信號。其脈沖寬度數據根據DSP實時計算輸出的處理結果經過信號調理后獲得。PWM信號的產生是采用三角載波與調制波進行比較的傳統方法，其調制波為指令電流信號和補償電流參考信號的差，作為對傳統方法的改進就是三角載波、調制波和比較邏輯等均采用全數字化方法來實現，并且在PWM信號發生器輸出加入了寬度可調的死區發生器，從而在軟件上避免了被控制導通的IGBT出現同橋臂上下兩個功率開關器件同時誤導通的短路故障[3]。

全數字PWM信號發生器的內部邏輯包括12位總線接口邏輯單元、12位數字三角載波發生器、12位數據比較器和寬度可調的8位死區信號發生器等。系統首先由12位總線接口邏輯單元讀取來自DSP存儲在雙口RAM中的的調制信號并鎖存，同時根據死區寬度控制數據，即死區時間Tdead進行數據信號調理，如果數據超過范圍(212-Tdead)，則使數據等于最大值212-Tdead，如果數據小于Tdead則使數據等于最小值Tdead。然后將調理后的數據與數字三角波發生器比較，得到三相PWM基準信號，經死區發生器處理后輸出三相6路PWM控制信號，其中數字三角載波發生器為12位可逆計數器，對系統時鐘進行計數。計數器先執行加法，從0計數到4095，再執行減法計數從4095到0，從而實現數字三角載波，三角載波的峰峰值為4095。死區發生器保證同一橋臂上下兩個IGBT不能同時導通，在軟件上嵌入了防止因IGBT誤導通而發生短路事故的保護措施。PWM控制信號輸出后經過包括IGBT專用驅動保護電路EXB841調理后，直接驅動各相應IGBT的導通和關斷，從而達到系統抑制諧波、補償無功的目的[4]。

3 主要程序設計思想

由于數字三角載波發生器和死區發生器在整個系統設計中非常關鍵，其中數字三角載波發生器采用12位可逆計數器，計數值范圍為0～4095。

死區發生器采用類似電容充放電過程的飽和計數器，其邏輯關系為:

(1)當輸入信號pa為0時，如果死區計數器計數值等于0，則計數值保持不變，否則做減1計數;

(2)當輸入信號pa為1時，如果死區計數器計數值等于max，則計數值保持不變，否則做加1計數;

(3)當輸入信號pa為1且死區計數器計數值等于max時，輸出的PWM控制信號為AH=1、AL=0，即A相上橋臂功率開關器件V1導通、下橋臂功率開關器件V4截止;

(4)當輸入信號pa為0且死區計數器計數值為0時，輸出的PWM控制信號為AH=0、AL=1，即A相上橋臂功率開關器件V1截止、下橋臂功率開關器件V4導通;

(5)當死區計數器計數值在0～max之間時，輸出的PWM控制信號為AH=0、AL=0，即A相上、下橋臂功率開關器件都不導通，即V1、V4都處于截止狀態，PWM控制信號形成死區，防止出現上、下橋臂直通的短路故障。

4 系統仿真結果

利用QuartusII的波形仿真功能可以得到系統輸入、輸出信號的仿真波形圖。Atlera公司提供的這種軟件不僅能非常方便的驗證邏輯輸出結果，而且提供了時序驗證，包括芯片內部各點之間以及芯片管腳信號傳輸延時的驗證，以及競爭冒險現象的出現[5]。

本設計中給出了重要部分的仿真波形如圖2所示。其中clk為系統時鐘，設置為20MHz，ah、al分別為A相輸出的控制功率開關器件V1、V4導通和截止的PWM控制信號。

5 結語

本文提出了一種基于FPGA三相全數字PWM信號發生器的設計方案，并給出了具體的實現方法以及相應的PWM信號發生器框圖。該電路通過硬件描述語言以及圖形輸入完成了整個功能模塊的全部設計工作，使得PWM觸發電路更加可靠和穩定。輸入時鐘的頻率以及相應的載波頻率和死區發生器寬度都可以調整，以滿足不同用戶要求。本設計可以為其它相關設計提供參考、借鑒。

參考文獻

[1]許強，等．基于FPGA的三相PWM發生器[J]．電子技術應用，2001，27(1):73～74.

[2]田杰，等．基于FPGA的靜止補償器PWM脈沖發生器設計[J]．電力系統自動化，2000，24(23):47～49.

[3]Shih-Liang Jung，Meng-Yueh Chang．Design and Implementation of a FPGA-Based Control IC for AC-Voltage Regulation．IEEE Transactions on Power Electronics，1999，14(3):522～532.

[4]戴本祁.三相整流器移相觸發電路的EDA設計[J]．電力電子技術，2000，34(3):53～54.

[5]侯波亨，等.VHDL硬件描述語言與數字邏輯電路設計[M].西安:西安電子科技大學出版社，1999.