基于FS401的VGA信號到CVBS信號轉換裝置設計

李 玲

西安石油大學電子工程學院 陜西西安 710065

基于FS401的VGA信號到CVBS信號轉換裝置設計

李 玲

西安石油大學電子工程學院 陜西西安 710065

為了直接接收來自PC的顯示信號，需要設計將VGA信號到CVBS信號的轉換裝置。本設計采用Focus公司的FS401 PC to TV Video Scan Converter芯片作為核心部分，輸出VGA 640×480的60Hz逐行掃描，SVGA 800×600的60Hz逐行掃描和100Hz的隔行掃描的電視信號，還可以通過編程實現輸入分辨率到輸出格式的轉換。

轉換裝置；FS401；分辨率；信號轉換

當前，將CVBS信號轉換為VGA信號的產品琳瑯滿目，它們就是市場上常見的電視卡。而VGA到CVBS的轉換器卻并不多見，使用范圍也不廣泛。若要實現同屏對比、圖像存儲、模式可選等功能，就需要功能更加強大的芯片支持。本設計采用Focus公司的FS401 PC to TV Video Scan Converter芯片作為核心部分，它可以適用多種分辨率的輸入，并且根據SMPTE-170M和CCIR-656標準把它們轉換成NTSC或PAL制式。還可以通過編程實現輸入分辨率到輸出格式的轉換。如果擴展功能，也可以增加廣播電視信號的接收電路。

1 FS401各模塊功能介紹

FS401各模塊的功能及信號傳遞方向如圖1。

圖1 FS401功能模塊圖

1.1 視頻捕獲器

包括A/D轉換器，模數轉換器，內置信號發生器，RGB/YUV矩陣，比例縮放和抖動濾波器。

(1)時序與控制。該裝置由8個寄存器控制，分別具有控制水平垂直的采樣、計數及啟動中止等功能。(2)模數轉換器。A/D轉換器的地參考電壓是GND，高參考電壓是一個高阻抗的Vt，需跨接0.1uF的電容退耦。(3)內置信號發生器。CRE寄存器的BIPGEN位可以選擇一種測試模式代替輸入視頻，產生內部信號，用于測試工作。(4)數字RGB多路選擇器。EXADSEL管腳與CRE控制寄存器的BIPGEN相連，它控制了一套3組24位多路轉換器，可以選擇RGB的輸入來源：①兼容TTL的RGB輸入端口；②A/D轉換器的輸出；③BIPGEN。(5)RGB的增益。在A/D轉換器后，給其提供一個增益使它滿足700mV或1000mV的RGB信號，由命令寄存器的RGBGAIN位設置。當使用該位時，Vadcref需置為1000mV。(6) RGB/YUV矩陣。每個像素通過RGB/YUV矩陣將24位的RGB格式轉換為24位的YUV格式，UV的數值在形成16位YUV422數據流之前要經過濾波。(7)垂直縮放。16位的YUV422數據經代碼轉換器送至垂直縮放模塊對像素進行處理，通過編程設置VSC寄存器來實現。(8)抖動濾波器。除了銳化功能外，FS401的抖動濾波器還具有可變比例的濾波響應。

1.2 幀存儲控制器(FSC)

幀存儲控制器的數據在FS401和幀緩存器間傳遞。正常操作下，用1個16M的SDRAM連接到幀存儲控制器端口。此電路選用Samsung系列的芯片KM416S1021CT-G8。

SDRAM數據的更新可以通過連續的視頻輸出顯示的更新來完成，因此，SDRAM的選擇必須滿足其最大幀頻的延時要求，以符合所選視頻，通常最小是40ms。

(1)SDRAM接口。該接口設計為一種1M×16部分型。(2)鎖相環。所有的SDRAM通路與來源于OSC1時鐘輸入源的4fsc是同步的。通過幀存儲控制器的鎖相環乘以9，11或14形成80或100MHz的SDRAM時鐘。(3)輸入偏移及尺寸控制。除了與所有SDRAM的存取保持同步，幀存儲控制器提供一系列偏移和尺寸變化功能。這些可以通過控制內部寄存器的值來實現，包括了輸入水平偏移，輸入垂直偏移，輸入水平有效寬度，輸入垂直有效高度。(4)輸出偏移及尺寸控制。輸出視頻像素數據的同步和時序問題預先由視頻格式的選擇確定，同時要通過編輯偏移寄存器來確定有效圖像的區域。包括了輸出水平偏移及輸出垂直偏移。(5)停格。設置命令寄存器的FREEZE位可以中斷寫入幀存儲器的數據，此后捕獲器會保持現有幀。(6)縮放。縮放功能由命令寄存器的ZOOM位設置控制。設為1時，放大2倍，在垂直和水平方向上像素被復制一遍完成縮放。同時，寄存器也可以通過編輯IHO和IVO添加偏移量。

1.3 視頻解碼器

(1)時序與控制。解碼器計時部分的時鐘與控制模塊的時鐘同步，時鐘RAMCK_OUT來源于SDRAM鎖相環。(2)水平縮放。通過編程修改HSC寄存器的值就可以實現。(3)數字視頻解碼器。對于復合信號和Y/C輸出，從水平縮放部分傳出的像素進入視頻解碼器，通過編程控制命令寄存器來預設水平和垂直時序，副載波頻率和色度相位。 (4)YUV/RGB矩陣。對于RGB輸出，從水平縮放出來的像素傳輸至該矩陣。通過設置命令寄存器的OFMT1-0來設定矩陣系數。(5)數字模擬轉換器。3組10位的D/A轉換器從視頻解碼器或YUVRGB代碼轉換器接收數據，輸出為RGB，YUV或CVBS信號。

2 主體部分

FS401的外圍電路設計(方括號內為管腳號)如圖2所示。

OSC1[2]與OSC1BUF[3]相連。這是解碼器默認的時鐘輸入，輸入由外部振蕩器或者在OSC1與OSC1BUF間連1個晶振提供。NTSC的副載波頻率是這個頻率的4倍。所以，OSC1這個腳必須連接。OSC2[4]與OSC2BUF[5]相連。輸入由外部振蕩器，或者在OSC1與OSC1BUF間連1個晶振提供。PAL格式的副載波頻率是這個頻率的4倍。如果不需要可以接地，但是需要用PAL格式輸出，所以這個引腳要接上。

圖2 主體部分電路圖

INTCPUEN[59]：該管腳控制CPU工作，即INTCPUEN為高時內部CPU工作。Vadcref[42]和Vtout為A/D轉換參考輸入和輸出電壓，范圍為0.5mV～2V。EXTVGAEL[52]為A/D的VGA時鐘源選擇，高時為內部鎖相環，低時為外部時鐘。此電路選高。CLAMP_REF[46]為VGA參考同步脈沖輸出。CLAMP可用作外部鎖相環時鐘輸入，極性可選。Ccomp[8]為輸入/輸出參考電壓。如果不加電壓，需要接1個0.1uF的電容與Vddda相連，這樣可以降低噪聲，此時內部提供電壓供3個D/A轉換器工作；如果加電壓，外接1.235V電壓。Iref[9]是參考電流。在Iref與Vssda之間接1個392歐的電阻可以控制D/A電流的范圍。Cbypass[11]是旁路電容。在Cbypass與Vddda之間接1個0.1uF的電容可以降低D/A輸出噪聲。

SIOA 10/7[25]連續地址的長度選擇位。高時地址為10位；低時地址為7位。本電路選擇低，即7位地址。SIOA0[26]為第0位的數據地址。高時地址為0x6A；低時地址為0x4A。本電路選擇低，即地址為0x4A。SIODATA[24]與SIOCLK[23]為輸入數據線和輸入時鐘線。它們分別與I2C控制總線的SDA和SCL相連。

研究了電路的設計方法、Protel DXP2004的使用方法，在此開發平臺上采用Focus公司的FS401 PC to TV Video Scan Converter芯片作為核心設計VGA信號到CVBS信號的轉換裝置；設計轉換裝置的電路，編寫I2C控制程序，實現視頻格式轉換。

[1] K.Jack. Video Demystified (3rd Edition)[M].McGraw-Hill Professional,2001

[2] FOCUS.FS401, FS403 PC to TV Video Scan Converters. datasheet.2007

[3] [英]WilliamsT著，周玉坤譯.電路設計技術與技巧(第二版) [M].北京：電子工業出版社，2006

[4] 劉剛，彭榮群.Protel DXP 2004 SP2原理圖與PCB設計[M].北京：電子工業出版社，2007

Conversion of VGA to CVBS signal based on FS401

Li Ling
Xi’an shiyou university, Xi’an, 710065, China

In order to receive the signal from PC, we need design the conversion device from VGA signal to CVBS signal, which f t many kinds of resolving powers. If we want to expand the function, we can also add the receive circuit of broadcast.

conversion; FS401; resolving power; signal transform

2011-04-14 稿件編號：1104062

李玲，大專，高級實驗師。