行間轉(zhuǎn)移CCD數(shù)字系統(tǒng)的VHDL設(shè)計(jì)*

和 琳，李彬華，尚媛園，金建輝

(1.昆明理工大學(xué)信息工程與自動(dòng)化學(xué)院，云南 昆明 650051;2.首都師范大學(xué)電子信息工程系，北京 100048)

隨著現(xiàn)代化生產(chǎn)過程和各領(lǐng)域科學(xué)研究應(yīng)用對(duì)圖像采集質(zhì)量的要求日益提高，單獨(dú)由ARM處理器或單片機(jī)為主控芯片的圖像采集系統(tǒng)因?yàn)橛邢薜某绦虼鎯?chǔ)空間與運(yùn)行速度已不能滿足某些市場(chǎng)的需要。而可編程邏輯器件 (如FPGA)依靠其集成度高、運(yùn)算速度快、靈活性好等特點(diǎn)，逐漸占據(jù)了成像應(yīng)用市場(chǎng)的主要地位［1］。

近年來，國(guó)內(nèi)外通過FPGA控制CCD圖像傳感器成像的應(yīng)用越來越多。如中國(guó)科學(xué)院西安光學(xué)精密機(jī)械研究所曾采用FPGA實(shí)現(xiàn)對(duì)TH7888A CCD芯片的控制［2－3］。日本大阪大學(xué)地球與空間科學(xué)學(xué)院研究的快速靈活CCD驅(qū)動(dòng)系統(tǒng)也是在FPGA基礎(chǔ)上開發(fā)的［4］。又如針對(duì)TH7899M面陣CCD設(shè)計(jì)的DSTIS相機(jī)和RDCCD相機(jī)［5－6］，也是基于FPGA開發(fā)的面向天文應(yīng)用的相機(jī)。

本文主要介紹了針對(duì)Kodak公司生產(chǎn)的KAI-04022行間轉(zhuǎn)移面陣CCD構(gòu)成的圖像采集系統(tǒng)設(shè)計(jì)的一種數(shù)字控制方法。不同于之前所用的全幀CCD和幀轉(zhuǎn)移CCD，行間轉(zhuǎn)移CCD的垂直寄存器分布在遮光區(qū)，這樣既可提高其光電二極管的光電轉(zhuǎn)換效率，又能抑制漏光，成像質(zhì)量會(huì)更高［7］。根據(jù)行間轉(zhuǎn)移CCD特殊的電荷轉(zhuǎn)移方式，選用Altera公司EP2C35F672 FPGA芯片，采用VHDL語言設(shè)計(jì)整個(gè)相機(jī)成像系統(tǒng)的數(shù)字控制部分，以便靈活、高效地實(shí)現(xiàn)數(shù)字系統(tǒng)的控制功能。本文詳細(xì)介紹了該成像系統(tǒng)數(shù)字控制部分的設(shè)計(jì)思想與VHDL的實(shí)現(xiàn)過程，給出了關(guān)鍵的系統(tǒng)仿真與實(shí)測(cè)結(jié)果，并對(duì)結(jié)果進(jìn)行了分析。

1 CCD圖像傳感器與模擬信號(hào)處理器的控制要求

KAI-04022是一款具有2048(H)×2048(V)像素，采用行間轉(zhuǎn)移方式的CCD圖像傳感器，其結(jié)構(gòu)示意圖如圖1。它一直被廣泛應(yīng)用到醫(yī)學(xué)、科學(xué)、機(jī)械方面的可視設(shè)計(jì)中。帶有微型透鏡的7.4 μm×7.4 μm的像素具有高靈敏度、大容量的特點(diǎn)，有著很高的動(dòng)態(tài)范圍。它具有兩個(gè)高速輸出端口，以及像素合并的能力，能夠以每秒16至50幀的速率進(jìn)行圖像的連續(xù)掃描和輸出。垂直的溢流口結(jié)構(gòu)提供了抗暈保護(hù)，自帶的電子快門還可以實(shí)現(xiàn)精確的曝光控制。此外，它還具有暗電流、延遲比較小和無拖影的優(yōu)點(diǎn)［8］。

行間轉(zhuǎn)移方式是一種便于使用的標(biāo)準(zhǔn)CCD電荷轉(zhuǎn)移方式。在CCD工作狀態(tài)下，每個(gè)像素的光電二極管受到光的照射，隨即發(fā)生光電轉(zhuǎn)換，產(chǎn)生電子－空穴對(duì)，所有光電子都被收集到像素的勢(shì)阱中。曝光結(jié)束后，全部像素中的光電子必須進(jìn)行一次行間讀出轉(zhuǎn)移，即光電子從像素的光敏區(qū)勢(shì)阱經(jīng)過一個(gè)行間的轉(zhuǎn)移門進(jìn)入到與其相鄰的遮光區(qū)(即非光敏的)CCD垂直寄存器(Kodak稱之為VCCD)中。此后的光電子讀出過程與通常的天文用全幀或幀轉(zhuǎn)移CCD的讀出過程類似。也就是垂直寄存器中的光電子在垂直轉(zhuǎn)移時(shí)鐘的驅(qū)動(dòng)下，逐行地轉(zhuǎn)移到CCD水平寄存器(Kodak稱之為HCCD)中;其后光電子在水平轉(zhuǎn)移時(shí)鐘的驅(qū)動(dòng)下，再逐個(gè)通過水平寄存器轉(zhuǎn)移到輸出傳感節(jié)點(diǎn)，并在該節(jié)點(diǎn)上轉(zhuǎn)換成電壓信號(hào)，最后經(jīng)輸出放大器輸出，如圖1中虛線所示。

要使這些光電子有序無誤地進(jìn)行垂直與水平轉(zhuǎn)移，并通過ADC將有效信號(hào)傳輸給用戶端，就要嚴(yán)格按照CCD圖像傳感器以及模擬處理與AD轉(zhuǎn)換器件數(shù)據(jù)手冊(cè)要求的驅(qū)動(dòng)時(shí)序?qū)ζ溥M(jìn)行控制。CCD圖像傳感器KAI-04022共需要4個(gè)驅(qū)動(dòng)信號(hào):垂直轉(zhuǎn)移驅(qū)動(dòng)信號(hào)、水平轉(zhuǎn)移驅(qū)動(dòng)信號(hào)、電子快門清零驅(qū)動(dòng)信號(hào)和電荷快速轉(zhuǎn)移清零驅(qū)動(dòng)信號(hào)，分別將它們用符號(hào)V、H、VSUB和FD表示。

圖1 CCD內(nèi)部結(jié)構(gòu)示意圖Fig.1 Internal structure of the KAI-04022 CCD

模擬處理與AD轉(zhuǎn)換器件選用ADI公司的AD9845B，它是一款針對(duì)CCD應(yīng)用的增強(qiáng)型信號(hào)處理器。它的采樣速率可達(dá)30 MHz，而且自帶一系列控制功能，如輸入箝位、相關(guān)雙采樣(CDS)、像素增益放大(PxGA)、可變?cè)鲆娣糯?VGA)、黑電平箝位和1個(gè)12位的 A/D轉(zhuǎn)換器［9］。所以，AD9845B共需要6個(gè)驅(qū)動(dòng)信號(hào)，包括讀出數(shù)據(jù)時(shí)鐘、消隱數(shù)據(jù)時(shí)鐘、黑電平箝位時(shí)鐘、相關(guān)雙采樣采集參考電平的時(shí)鐘、相關(guān)雙采樣采集數(shù)據(jù)信號(hào)電平的時(shí)鐘和輸入箝位時(shí)鐘。依次將它們用符號(hào)DATACLK、PBLK、CLPOB、SHP、SHD、CLPDM表示。根據(jù)KAI 04022的結(jié)構(gòu)，6種驅(qū)動(dòng)信號(hào)應(yīng)按照?qǐng)D2所示的時(shí)序進(jìn)行設(shè)置，這與AD9845B數(shù)據(jù)手冊(cè)對(duì)時(shí)序的說明［9］稍有不同。

2 數(shù)字系統(tǒng)總體設(shè)計(jì)思想

根據(jù)CCD的用戶數(shù)據(jù)手冊(cè)，結(jié)合項(xiàng)目的具體要求，該系統(tǒng)主要實(shí)現(xiàn)CCD逐行掃描的全幀雙路輸出模式。并要求可設(shè)置4種水平轉(zhuǎn)移讀出頻率，分別是8 M、4 M、2 M和1 M;以及2種清零模式:電子快門清除模式和電荷快速轉(zhuǎn)移清除模式。同時(shí)要求可以控制曝光積分時(shí)間，選擇是否超越讀出(overscan)，以及設(shè)置ADC的參數(shù)。根據(jù)VHDL語言自上而下的設(shè)計(jì)特點(diǎn)，采用一種由總體邏輯框架構(gòu)成的頂層控制由各個(gè)邏輯模塊組成的底層的程序結(jié)構(gòu)，也就是將驅(qū)動(dòng)程序分為頂層與底層兩大模塊分別進(jìn)行設(shè)計(jì)。

圖2 AD9845B驅(qū)動(dòng)信號(hào)時(shí)序Fig.2 Sequences of driving signals for the AD9845B

頂層模塊主要定義了數(shù)字控制系統(tǒng)部分與外部硬件連接的端口，以及與底層連接的一些端口，還定義了總體框架設(shè)計(jì)中所用信號(hào)與端口的映射關(guān)系，生成了4種水平轉(zhuǎn)移讀出模式時(shí)鐘和底層各個(gè)模塊所需工作時(shí)鐘，并設(shè)計(jì)協(xié)調(diào)了如何切換底層模塊中全幀輸出、電子快門清零與電荷快速清除3種工作狀態(tài)。

底層模塊包括全幀輸出、電子快門清零、電荷快速清除3個(gè)子模塊部分。每個(gè)子模塊都有獨(dú)立的輸入時(shí)鐘信號(hào)與輸出端口，可以獨(dú)立完成各自任務(wù)。

3 數(shù)字系統(tǒng)的實(shí)現(xiàn)與仿真

在Altera QuartusⅡ8.0的開發(fā)環(huán)境下，采用VHDL語言分別對(duì)頂層模塊與底層模塊進(jìn)行編程設(shè)計(jì)與仿真。下面介紹各模塊的具體設(shè)計(jì)、仿真過程和一些實(shí)現(xiàn)技巧。

3.1 頂層模塊的設(shè)計(jì)

這里主要定義了一些端口及其映射，生成了底層模塊所需的一系列時(shí)鐘信號(hào)，以及設(shè)定了底層3種工作模式的切換條件。以系統(tǒng)時(shí)鐘clkin為輸入主時(shí)鐘，生成了3個(gè)控制用時(shí)鐘:曝光階段時(shí)鐘clock_1ms、水平轉(zhuǎn)移時(shí)鐘clock_h、基本通用時(shí)鐘clock_w。為了明確工作狀態(tài)和模式切換條件，還設(shè)置了“cs”、“vsub_en”與“dump_en”3個(gè)條件判別信號(hào)，以便進(jìn)行3種工作模式的準(zhǔn)確切換及其正常運(yùn)行。在QuartusⅡ中編譯成功后，生成頂層模塊，稱之為TMGen。具體切換過程見圖3 VHDL程序流程圖。

3.2 底層模塊的設(shè)計(jì)

底層由全幀輸出、電子快門清零、電荷快速清除3個(gè)子模塊構(gòu)成。下面分別介紹各個(gè)模塊的具體設(shè)計(jì)過程和仿真結(jié)果。

3.2.1 全幀輸出模式

在相機(jī)系統(tǒng)的硬件設(shè)計(jì)過程中，已將KAI-04022 CCD按項(xiàng)目要求進(jìn)行特殊連接，使其可以實(shí)現(xiàn)雙路讀出。在進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)之前，必須清楚CCD在整個(gè)全幀輸出模式下的工作過程及要求。

按照KAI-04022的數(shù)據(jù)手冊(cè)，CCD在上電初始狀態(tài)下，所有輸出都應(yīng)保持初態(tài);之后等待“clr”信號(hào)進(jìn)行清零與曝光;曝光結(jié)束之后，要經(jīng)過一個(gè)2臺(tái)階3電平的讀出轉(zhuǎn)移垂直時(shí)鐘，將光電子由光電二極管轉(zhuǎn)移到VCCD寄存器中;當(dāng)讀出轉(zhuǎn)移結(jié)束之后，就進(jìn)入圖像的全幀讀出過程，由垂直轉(zhuǎn)移驅(qū)動(dòng)信號(hào)先控制光電子由VCCD寄存器轉(zhuǎn)移到HCCD寄存器中，再由水平轉(zhuǎn)移驅(qū)動(dòng)信號(hào)控制光電子通過HCCD、輸出節(jié)點(diǎn)、輸出放大器以及ADC逐個(gè)輸出;在結(jié)束2072行×2048列光電子全幀輸出的同時(shí)，生成一個(gè)輸出結(jié)束的信號(hào)量“Frmend”，用來控制每一幅圖像全幀完整輸出后，程序可以停止下來。在此暫不實(shí)現(xiàn)逐行掃描的循環(huán)輸出。

圖3 TMGen模塊程序流程圖Fig.3 Program flowchart of the TMGen module

據(jù)上述分析，為了保證這一系列進(jìn)程能夠有序準(zhǔn)確的運(yùn)行，需要添加一些階段性使能信號(hào):CCD清零結(jié)束，使能信號(hào)sub_end＜=‘1’，驅(qū)動(dòng)曝光程序段開始運(yùn)行;CCD曝光結(jié)束，使能信號(hào)VS_enable＜=‘1’，觸發(fā)行間轉(zhuǎn)移程序段開始運(yùn)行;行間轉(zhuǎn)移結(jié)束，使能信號(hào)VH_enable＜=‘1’，觸發(fā)垂直轉(zhuǎn)移程序段運(yùn)行;垂直轉(zhuǎn)移結(jié)束后，使能信號(hào)H_enable＜=‘1’，觸發(fā)水平轉(zhuǎn)移程序段運(yùn)行。每一行像素完成轉(zhuǎn)移之時(shí)，都會(huì)產(chǎn)生一個(gè)Linend信號(hào)表示這次垂直/水平轉(zhuǎn)移的周期結(jié)束;當(dāng)2072次全部經(jīng)過垂直水平轉(zhuǎn)移結(jié)束之后，F(xiàn)rmend＜=‘1’，將所有信號(hào)置于初態(tài)。

在水平轉(zhuǎn)移光電子階段，信號(hào)處理器AD9845B要對(duì)啞元、黑電平、緩沖及有效像素做出相應(yīng)的處理，這就需要按照其時(shí)序要求(如圖2)，配合CCD水平讀出過程，同步地向ADC提供一系列時(shí)鐘信號(hào)，如前面所提到的數(shù)據(jù)讀出時(shí)鐘信號(hào)DATACLK、采樣時(shí)鐘信號(hào)SHP與SHD、其他箝位時(shí)鐘信號(hào)PBLK、CLPOB、CLPDM。

在QuartusⅡ8.0下進(jìn)行編程與仿真，可以驗(yàn)證所生成的時(shí)鐘信號(hào)是否正確，仿真結(jié)果如圖4。圖4(a)是電荷讀出轉(zhuǎn)移的仿真波形，其中自上而下的信號(hào)量依次是:clkin、V1、V2、V3。V1、V2、V3是垂直時(shí)鐘控制信號(hào)，V1通過硬件電路之后成為第1相驅(qū)動(dòng)時(shí)鐘，V2和V3控制硬件電路產(chǎn)生2臺(tái)階3電平的第2相驅(qū)動(dòng)時(shí)鐘見圖6(a)。

圖4(b)是在全幀輸出模式下光電子在水平轉(zhuǎn)移讀出過程中所需要的垂直、水平時(shí)鐘以及AD處理器所需要的一系列信號(hào)時(shí)鐘。圖中自上而下的信號(hào)量依次是:clkin、V1、V2、V3、Reset、H1、H2、ADCLK、CLPDM、CLPOB、PBLK、SHD、SHP。

圖4 全幀模式下行間轉(zhuǎn)移、垂直與水平轉(zhuǎn)移時(shí)鐘的仿真波形Fig.4 Simulated waveforms of interline transfer，vertical-transfer and horizontal-transfer clocks under the full-frame mode

3.2.2 電子快門清零模式

KAI-04022 CCD具有電子快門的功能。由于襯底部位(SUB)的對(duì)地電壓值決定了光電二極管儲(chǔ)存電荷容量的大小，所以當(dāng)SUB的電壓值在8 V時(shí)，光電二極管能夠儲(chǔ)存最多的電荷量。如果逐漸增大該電壓值，光電二極管的電荷容量將會(huì)隨之下降。當(dāng)電壓值升高到48 V的時(shí)候，光電二極管中不能儲(chǔ)存電子。也就是說，給SUB提供一個(gè)大約48 V大小的電壓脈沖，就可以清除掉CCD面陣上全部光電二極管中所帶的電荷［8］，這樣就完成一次電子快門動(dòng)作，即完成電子快門清零。

該模塊的主要設(shè)計(jì)任務(wù)是配合垂直轉(zhuǎn)移時(shí)鐘信號(hào)，產(chǎn)生一個(gè)電壓為48 V的脈沖。根據(jù)需要增加一個(gè)VSUB的使能信號(hào)vsub_en，當(dāng)其置‘1’的條件下才可以進(jìn)行電子快門清零。根據(jù)CCD的數(shù)據(jù)手冊(cè)，將VSUB的外部端口命名為SHT。此外，為便于檢測(cè)和控制，還添加了標(biāo)志該段程序運(yùn)行結(jié)束的信號(hào)SHT_end。該模塊的仿真結(jié)果如圖5(a)，其中信號(hào)量從上至下依次為clock_w、clr、vsub_en、V1、V2、SHT、SHT_end。

圖5 清零時(shí)鐘的仿真波形Fig.5 Simulated waveforms for the signal intervals of clearing clocks

3.2.3 電荷快速清除模式

在正常的電荷轉(zhuǎn)移模式中，例如在全幀轉(zhuǎn)移模式中，光電子是隨著垂直轉(zhuǎn)移時(shí)鐘信號(hào)，按一定頻率由VCCD寄存器依次朝向底部的HCCD寄存器方向轉(zhuǎn)移的。即每一次垂直轉(zhuǎn)移時(shí)鐘來臨，在下方最靠近HCCD寄存器的那行VCCD寄存器中(如圖1)的光電子都將轉(zhuǎn)移至HCCD寄存器中。然后等待水平轉(zhuǎn)移時(shí)鐘驅(qū)動(dòng)此行光電子由CCD水平寄存器逐個(gè)轉(zhuǎn)移至輸出節(jié)點(diǎn)去進(jìn)行處理。KAI-04022 CCD在VCCD與HCCD交接處，設(shè)置有一個(gè)快速行清除(Fast Line Dump，簡(jiǎn)稱為FD)門，用以實(shí)現(xiàn)光電子快速傾瀉的功能。當(dāng)光電子受到垂直時(shí)鐘驅(qū)動(dòng)，在進(jìn)行垂直向下轉(zhuǎn)移的過程中，如果將FD置高電平，則最靠近HCCD寄存器的那行垂直寄存器的光電子，將全部通過FD被傾瀉掉，不會(huì)轉(zhuǎn)移到水平寄存器中［8］。這樣就完成了一次快速的電荷清除過程，將其稱為電荷快速清除模式。

該模塊的設(shè)計(jì)任務(wù)是配合垂直轉(zhuǎn)移時(shí)鐘信號(hào)，在需要快速清除電荷的時(shí)候，對(duì)FD置高電平，并使其時(shí)序關(guān)系滿足CCD數(shù)據(jù)手冊(cè)要求。該模塊也只有當(dāng)其使能信號(hào)dump_en置‘1’的條件下才能運(yùn)行，這樣做同樣是為了頂層模塊方便操控。此外，也添加一個(gè)結(jié)束標(biāo)志信號(hào)FD_end，以檢測(cè)此段程序是否運(yùn)行結(jié)束。具體仿真結(jié)果如圖5(b)。從上到下，信號(hào)量依次為clock_w、clr、dump_en、V1、V2、FD、FD_end。

4 測(cè)試結(jié)果及分析

在進(jìn)行上述VHDL設(shè)計(jì)與仿真工作的同時(shí)，CCD相機(jī)硬件電路的設(shè)計(jì)、制作等工作也在同步進(jìn)行。當(dāng)數(shù)字控制系統(tǒng)與實(shí)際的硬件電路、控制任務(wù)進(jìn)程的NiosⅡ軟核CPU模塊以及實(shí)時(shí)操作系統(tǒng)μC/OSII中執(zhí)行控制的C程序模塊相連接后，可能會(huì)增加一些不確定因素，仿真與實(shí)際測(cè)試的結(jié)果可能會(huì)有所差別。因此，當(dāng)硬件電路靜態(tài)上電調(diào)試完成后，有必要加入上述數(shù)字控制系統(tǒng)進(jìn)行動(dòng)態(tài)綜合調(diào)試。以下介紹在這一過程中的測(cè)試情況。

將FPGA開發(fā)板與所制作的電路板相連接，在電路板上CCD的管腳處進(jìn)行實(shí)際測(cè)試。所用測(cè)試工具是安捷倫MSO6012A多通道混合信號(hào)示波器，由于文章篇幅有限，部分測(cè)試結(jié)果如圖6～8。

圖6 全幀模式下垂直與水平轉(zhuǎn)移時(shí)鐘的實(shí)測(cè)波形Fig.6 Measured waveforms of vertical-and horizontal-transfer clocks under the full-frame mode

圖6是由示波器模擬輸入端測(cè)試所得到的全幀輸出模式下的垂直轉(zhuǎn)移時(shí)鐘波形與水平轉(zhuǎn)移時(shí)鐘波形。從圖6(a)垂直轉(zhuǎn)移時(shí)鐘波形可以直觀地觀察到V2(下方)端口的2臺(tái)階3電平特性，這是仿真波形所不能觀測(cè)到的。從示波器上可以讀出垂直轉(zhuǎn)移時(shí)鐘的電壓值分別為:V1=(－9 V～0 V)，V2=(－9 V～0 V～9 V)。由于示波器信號(hào)V1(上方)與V2距離較近，導(dǎo)致V1與V2波形出現(xiàn)重疊情況。圖6(b)水平轉(zhuǎn)移時(shí)鐘H1(上方)與H2(下方)的電壓值分別讀出為:(－4.5 V～0 V)、(0 V～4.5 V)。這次測(cè)試是在水平讀出頻率設(shè)定為4 MHz的條件下進(jìn)行的，從示波器上可以讀出H1、H2的信號(hào)周期為250 ns，也符合了設(shè)計(jì)要求。

圖7(a)、(b)電子快門清零模式與電荷快速清除模式中的VSUB信號(hào)與FD信號(hào)，同樣用示波器模擬輸入端測(cè)試。如圖7(a)，由于電子快門信號(hào)與V2第2級(jí)臺(tái)階之間有一個(gè)曝光積分的時(shí)間關(guān)系，所以將V2(下方)與VSUB(上方)一起對(duì)照測(cè)試。從圖中可以讀出VSUB的電壓值是(9.3 V～49.3 V)。這里的襯底電壓之所以選擇9.3 V，而不是上面提到的8 V，是因?yàn)樗褂玫腃CD器件上Kodark標(biāo)出的數(shù)值就是9.3 V。圖7(b)也選擇了V2(上方)為參考信號(hào)，進(jìn)行FD(下方)信號(hào)的測(cè)試。FD的電壓范圍也可讀出，為(－9 V～4 V)，滿足數(shù)據(jù)手冊(cè)的要求。

為了確定CCD輸出正常，觀察其信號(hào)質(zhì)量，還特別對(duì)2個(gè)CCD輸出端口進(jìn)行了測(cè)試，從圖8中的兩幅波形可以清晰地看出在一幅圖像的采集過程中CCD一行圖像信號(hào)的變化情況。圖8(b)是對(duì)(a)中信號(hào)展寬所得的部分像素信號(hào)的細(xì)節(jié)，從中可以清晰地觀察單個(gè)像素模擬信號(hào)的輸出情況。

圖7 清零時(shí)鐘的實(shí)測(cè)波形Fig.7 Waveforms measured of the clearing clock

圖8 CCD輸出模擬信號(hào)Fig.8 Analog signals output from the CCD

通過觀察示波器實(shí)測(cè)波形，可以清楚地獲得所需信號(hào)的周期、頻率與電壓值。經(jīng)過反復(fù)調(diào)試，各信號(hào)值現(xiàn)都已符合CCD與ADC數(shù)據(jù)手冊(cè)要求。

5 結(jié)束語

采用VHDL硬件描述語言與FPGA器件進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，完全達(dá)到了此成像控制與圖像采集系統(tǒng)的邏輯控制要求。這種采用VHDL加Nios軟核處理器的設(shè)計(jì)方法，使整個(gè)系統(tǒng)的設(shè)計(jì)、調(diào)試、修改、維護(hù)工作變得十分方便。目前，已基本完成了CCD圖像采集與傳輸方面的調(diào)試工作，并成功地獲得了圖像，下一步的工作是對(duì)整個(gè)系統(tǒng)進(jìn)行優(yōu)化處理，以提高成像系統(tǒng)的性能。

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