時(shí)序電路
2010-12-31 00:00:00左璐
現(xiàn)代商貿(mào)工業(yè) 2010年16期
摘要:時(shí)序邏輯電路(Sequential Logic Circuit)輸出不僅取決于當(dāng)前輸入信號，而且取決于電路之前所處的狀態(tài)?；镜臅r(shí)序電路單元有觸發(fā)器(D、JK、T 等觸發(fā)器)、鎖存器、計(jì)數(shù)器等。VHDL 中，時(shí)序電路通過process(clk)和if clk’event and clk = ‘1’ then 邊沿檢測語句實(shí)現(xiàn)觸發(fā)器風(fēng)格的電路;具有非完分支的if、case 語句形成鎖存器電路。
關(guān)鍵詞:
電子鐘;VHDL;時(shí)序電路
中圖分類號:TB
文獻(xiàn)標(biāo)識碼:A
文章編號:1672-3198(2010)16-0382-01
