高精度流水線逐次逼近混合型模數轉換器設計

摘要：為滿足數字X射線系統中光電二極管陣列讀出電路對平均性能優越的模數轉換器（analog-to-digital converter， ADC）的要求，設計一款高精度流水線逐次逼近混合型模數轉換器. 采用帶有預放大級的增益增強型放大器結構，實現了高能效運放設計. 使用最低有效位（least significant bit， LSB）平均抗噪聲方法，簡化第二級比較器結構，有效降低了系統功耗. 運用基于延遲鎖相環（delay-locked loop， DLL）反饋環路實現比較器時鐘自調節，提高了異步時序魯棒性. 基于0.18 μm EPI BCD工藝完成對ADC電路設計、版圖繪制和后仿真驗證. 在5.0 V供電電壓、5 MS/s采樣率的條件下，有效位數ENOB為15.61 bit，信噪失真比SNDR為95.73 dB，非雜散動態范圍SFDR為110.72 dB.

關鍵詞：集成電路；模數轉換器；LSB平均抗噪聲；DLL時鐘自調節環路；高能效運放

中圖分類號：TN792 文獻標志碼：A

X射線因其波長極短、能量很大、穿透性很強的特點被廣泛應用在醫療、工業探測、航天探索等領域［1］.近年來，為解決傳統X射線膠片患者暴露面積大、圖像信號弱、患者吞吐量低的問題，數字X射線圖像采集系統快速發展.數字X射線圖像采集系統中光電二極管陣列的列級像素單元共用一個ADC，同時X射線穿過軟組織數目指數減少，對ADC的精度和速度提出了高要求［2］.由于光電二極管陣列同時使用多個ADC，為避免各列之間出現偽影，要求ADC具有良好的線性度.由此，對應用于數字X射線圖像采集系統的綜合性能優越的ADC需求越來越迫切.傳統流水線型ADC為了提高速度，其電路規模擴大，功耗急劇提高；而傳統的逐次逼近型ADC雖規模更小，功耗更低，但其工作原理使其速度受限［3-4］. 綜合兩種結構模數轉換器優勢互補的特性，近年來國內外研究者提出了在控制功耗的前提下提升ADC精度和速度指標的高精度流水線逐次逼近混合型（pipelined-successive approximation register，PipelinedSAR）ADC結構，但該結構仍存在一些問題：1）為了降低子級ADC比較器噪聲需要使用低噪聲比較器，從而使其功耗提高. 現有的取代低噪聲比較器的方案因引入殘差放大器而使其設計難度提高［5］. 2）在使用閉環運放的ADC設計方案中，為實現高性能，運放會使功耗提高. 3）為降低時鐘抖動，ADC采用異步時序控制，在子級逐次逼近混合型ADC中，為保證電容陣列數模轉換器（capacitive array digital-to-analogconverter，CDAC）建立時間，提升了比較器時鐘的設計難度，提高了系統對異步時序魯棒性的要求.

針對上述問題，本文設計了一種綜合性能優越的Pipelined SAR ADC， 使用最低有效位（least sig?nificant bit，LSB）平均抗噪聲方法［6］提高系統對第二級比較器噪聲容限，簡化了第二級比較器結構. 使用帶有預放大級的增益增強型運放［2］，在限制功耗的前提下提高運放的速度. 為解決異步比較器時鐘設計困難問題，提出基于延遲鎖相環（delay-lockedloop，DLL）反饋環路的比較器時鐘自調節方案，提高了異步時序魯棒性. 通過后仿真驗證了ADC性能的優越性.

1 Pipelined SAR ADC 整體架構

本文設計的Pipelined SAR ADC整體架構如圖1所示. 基于0.18 μm EPI BCD 工藝設計，聯合考慮ADC線性度、噪聲及功耗，采用兩級“8+9”的整體架構，異步時序邏輯控制，第一級8 bit量化結果與第二級9 bit量化結果通過數字校正單元輸出16 bit量化結果. ADC主要包括CDAC、比較器、SAR邏輯電路、余差放大器、異步時鐘產生電路、失配校準控制邏輯電路等模塊.采用帶有預放大級的增益增強型套筒式共源共柵結構的余差放大器實現32倍的級間增益，在控制功耗的同時提高余差放大器的速度. 為降低失調和噪聲，第一級比較器采用帶有兩級預放大器的全差分比較器結構.利用LSB平均抗噪聲方法提高系統對第二級比較器噪聲的容限，從而簡化第二級比較器的結構，使用帶有一級預放大器的全差分比較器結構，降低功耗. 此外，在第二級使用基于DLL 的反饋環路實現比較器時鐘的自調節，緩解DAC建立時間設計的復雜性，提高異步時序的魯棒性.余差放大器在第一級轉換后的空閑時間對余差放大，第二級在余差放大器的采樣時間轉換.

1.1 CDAC 設計

本文采用基于共模電平的開關切換方案，如圖2所示. 在采樣階段，電容陣列正負端上極板連接共模電平VCM，電容陣列正端（P端）下極板連接差分輸入信號VIP，電容陣列負端（N端）下極板連接差分輸入信號VIN. 計算采樣階段電容陣列總電荷為：

式中：C1為第一級單位電容；QP 為P端電容上電荷；QN 為N端電容上電荷.

采樣階段結束后，電容陣列正負端上極板先與共模電平VCM斷開，電容陣列正負端下極板連接共模電平VCM. 計算采樣階段結束后電容陣列總電荷：

式中：VTOP_P為電容陣列正端（P端）上極板電壓；VTOP_N為電容陣列負端（N端）上極板電壓.

根據電荷守恒：

采樣階段結束后，如果VTOP_Plt;VTOP_N，比較器結果為0，在比較器第1次比較結束后，電容陣列正端（P端）最高位電容下極板切換至基準電平VREFN（本設計中為0），電容陣列負端（N端）最高位電容下極板切換至基準電平VREFP （本設計中為5.0 V），電容陣列其余電容下極板連接共模電平VCM. 計算第一次逼近電容陣列總電荷：

電容陣列上極板電壓如圖3中VTOP_P 和VTOP_N 所示.其中，CK_SAMP表示采樣時鐘，CK_COMP 表示比較器時鐘.重復上述逐次逼近過程，第一級獲得8 bit量化結果，第二級獲得9 bit量化結果. 由圖2可知，第二級采樣階段用縮放電容與電容陣列采樣，量化階段只使用電容陣列采樣，使得第二級量化范圍縮小至1/4，以此降低對余差放大器的閉環增益和輸出擺幅的要求.

與傳統的單調開關切換方案［7］相比，基于VCM的開關切換方案能耗更低，轉換過程中比較器輸入共模維持不變，且在切換前復位至共模電平利于縮短切換時間，提高響應速度.

因為第一級CDAC的電容失配決定了整個ADC系統的積分非線性（integral nonlinearity，INL）指標，為保證ADC的線性度，第一級CDAC選擇單段式結構，單位電容為30 fF. 第二級CDAC 的電容失配對ADC線性度影響小，為降低規模及余差放大器的負載電容，第二級選擇兩段式結構，單位電容為17 fF.

1.2 失配誤差校準

電容陣列的失配誤差會影響ADC的線性度，進而降低ADC的有效位數. 為達到16 bit的量化精度，必須進行失配誤差校準，本設計針對第一級8 bit電容進行前臺校準.

所設計的前臺校準算法流程圖如圖4所示. 由校準使能信號CAL_EN 控制ADC 是否進入校準模式，CAL_EN信號為1時進入校準模式，否則ADC處于正常工作模式. 以第一級最高位電容的校準過程為例，校準模式下采樣階段正端（P端）校準位電容下極板連接VREFP，其他位電容下極板連接VCM；負端（N端）校準位電容下極板連接VREFN，其他位電容下極板連接VCM. 計算電容陣列總電荷為：

式中：C8為第一級最高位電容值；ΔC8為第一級最高位電容的失配誤差.

校準模式下量化階段，低位電容下極板連接VCM，電容陣列上極板電壓按照比較器結果逐次逼近，將校準位電容的失配誤差量化. 計算電容陣列總電荷為：

式中：VOS為失調誤差. 根據電荷守恒，計算最高位量化實際權重.

變換極性，調換VREFN和VREFP電壓值再次校準，兩次校準結果相減取平均，實現用低于校準位的電容陣列對校準位電容失配的量化，同時消去失調誤差的影響. 從低到高位電容依次校準后，得到實際電容陣列的權重.

1.3 LSB 平均抗噪聲方法

比較器噪聲是限制SAR ADC 實現高精度的重要因素，傳統降低比較器噪聲的方法功耗高［5］. LSB平均抗噪聲方法是針對采樣后轉換階段的比較器噪聲通過取多次比較結果平均的方法優化比較器的決策以降低轉換階段的噪聲有效值［2］，以達到在保證ADC精度的條件下提高比較器噪聲容限、簡化比較器結構的目的.

LSB平均抗噪聲方法效果如圖5所示.LSB平均抗噪聲方法只在一定的噪聲閾值內起作用，對于過高的比較器噪聲，LSB的比較器輸出結果都是錯誤的；對于過低的比較器噪聲，LSB的比較器輸出結果都是正確的.這兩種情況下LSB平均抗噪聲方法都無效.

利用MATLAB軟件對LSB平均抗噪聲方法在不同比較器噪聲水平下的效果進行建模仿真. 針對比較器噪聲水平為0.0LSB～0.8LSB 的情況，通過MATLAB 模型分別對平均次數M 為1～8次仿真，得到ADC信噪比，結果如圖6所示. 在相同比較器噪聲水平下，平均次數越高，ADC 信噪比越高，在大約0.3LSB的比較器噪聲水平下，LSB平均抗噪聲方法的效果最好.

在0.3 LSB比較器噪聲水平下，對不同平均次數LSB平均抗噪聲方法的效果進行建模仿真， 結果如圖7所示，隨著LSB平均次數上升，ADC信噪比單調上升，但是在LSB平均次數大于4次后，提升LSB平均次數對提升ADC信噪比的影響變小. 同時，每增加1次LSB平均次數要犧牲比較器時鐘對應的量化時間，所以選擇4次平均來實現LSB平均抗噪聲方法.

通過ADC MATLAB模型對使用LSB平均抗噪聲方法前后ADC輸出頻譜圖進行仿真，如圖8所示，使用該方法前后ADC 有效位數分別為14.85 bit 和15.66 bit. 可見使用該方法可以降低ADC 頻譜圖的底噪，有效弱化比較器噪聲對ADC性能的影響.

聯合考慮LSB 平均抗噪聲方法，Pipelined SARADC時鐘分配如圖9所示. 考慮ADC采樣率為5 MS/s，采樣周期為200 ns，分配第一級采樣時間50 ns，轉換時間150 ns，轉換時間的前100 ns比較器完成8 bit比較；余差放大器在第一級采樣時間和比較器工作時間共150 ns的時間內采樣，在第一級轉換時間內第一級比較器工作后剩余的50 ns時間內放大；第二級在余差放大器放大的50 ns時間內采樣，在余差放大器采樣的150 ns內完成轉換，轉換時間適應比較器9次比較與LSB平均抗噪聲方法引入的4次冗余比較.

2 具體電路設計

2.1 帶預放大級余差放大器

余差放大器是Pipelined SAR ADC的關鍵模塊，為實現ADC 16 bit精度、5 MS/s采樣率的設計指標，選擇帶預放大級的套筒式增益增強型運算放大器結構［2］. 如圖10所示，預放大級在小幅提升直流增益的同時引入遠離主極點的次極點，將運放的幅頻曲線向上平移，提升運放的閉環帶寬，同時使用推挽式輸入結構提升運放速度. 對比傳統套筒式運放，實現相同閉環帶寬的條件下，本文運放的功耗降低了20%.運算放大器與第一級電容陣列共256倍單位電容構成的采樣電容和8倍單位電容構成的反饋電容共同組成余差放大器模塊.

在3.7 pF負載電容，溫度為-40～85 ℃，電源電壓浮動±5%，FF、TT、SS工藝角下對運放進行交流工藝電壓溫度（process voltage temperature，PVT）仿真，余差放大器PVT仿真結果如圖11所示. 由圖11可知，最差情況下，運放也可以達到直流增益112.6 dB，32倍閉環增益下閉環帶寬41.678 MHz，32倍閉環增益處最差相位裕度63°，且最差增益帶寬和最差相位裕度不同時出現，運放設計符合系統指標要求.

2.2 比較器的設計

比較器的失調和速度影響ADC的精度和速度，是ADC電路的重要模塊之一. 為實現第一級13 mV的比較器失調要求，第一級比較器采用兩級預放大加Latch的結構［8］，如圖12所示，比較器最后一級的輸入失調被兩級預放大級的增益衰減，比較器的失調主要由第一級預放大的失調決定，通過提高輸入管尺寸來提高第一級增益以減小失調，同時兩級預放大結構可有效抑制回踢噪聲，降低比較器噪聲. 由于ADC第二級使用了前文介紹的LSB平均抗噪聲方法，比較器噪聲容限提高，第二級選擇一級預放大加Latch 結構，簡化了比較器結構，降低了比較器的功耗.

為驗證第一級比較器滿足ADC對失調電壓的需求，對首級比較器失調電壓進行200個點的蒙特卡洛仿真，仿真結果如圖13所示，由仿真結果可知，第一級比較器失調電壓分布為-6.6～6.6 mV，滿足失調電壓要求.

2.3 異步時鐘與SAR 邏輯控制

傳統同步SAR ADC 外接時鐘為ADC 采樣率10倍及以上，導致時鐘抖動明顯，且高速時鐘加大了片內時鐘接收電路的設計難度［9］. 本文ADC采用異步邏輯控制電路，保證芯片外接時鐘與ADC采樣率一致，大大降低了外接時鐘頻率和片內時鐘接收電路的設計難度.

異步比較器時鐘產生電路和SAR 邏輯電路如圖14所示. 在采樣時鐘為高電平時，D觸發器復位，當采樣時鐘的反相時鐘CKB_SAMP為高電平時，因TRIGlt;8∶0gt;信號被復位至0，經過負脈沖發生器（negative pulse generator，NPG）和與門后，比較器時鐘為高電平，比較器工作后產生比較結果，正負端結果經過異或門產生的VALID信號一定為高，由移位寄存器和數據鎖存器構成的SAR 邏輯電路開始工作，產生時鐘控制信號TRIGlt;8：0gt;，同時鎖存比較器輸出結果Olt;8：0gt;. TRIGlt;8：0gt;信號依次為高后，經過負脈沖發生器和與門后，比較器時鐘信號CK_COMP被置為低電平，比較器被復位，VALID信號被復位為低電平，SAR邏輯電路與異步時鐘電路聯合產生信號如圖15所示，其中rlt;8：0gt;信號為TRIGlt;8：0gt;信號經過負脈沖發生器產生的負脈沖信號.

2.4 基于DLL 反饋環路的比較器時鐘自調節

2.3節介紹的異步SAR邏輯控制中，電容陣列上極板電壓的建立時間由負脈沖發生器中的延時單元決定，所設計的延時單元延時要保證電容陣列上極板電壓建立誤差在ADC精度16 bit的要求之內. 由于第二級使用1.3節介紹的LSB平均抗噪聲方法，在采樣時鐘低電平的時間里要完成12次轉換，對延時單元延時的設計難度較大，為保證各工藝角下的ADC精度，設計了基于DLL反饋環路的比較器時鐘自調節控制電路，異步SAR邏輯與比較器時鐘信號如圖15 所示. 自調節環路包含鑒相器（phase dis?criminator， PD）、電荷泵（charge pump， CP）、低通濾波器（low pass filter， LPF）和壓控延時線（voltage con?trol delay line， VCDL）［10-12］ ，實現了比較器時鐘的自調節，降低了延時設計難度，可以避免由于非理想因素導致設計延時偏移造成的CDAC 建立不完全或ADC位數缺失問題，提高了ADC第二級異步SAR邏輯控制電路的魯棒性.

如圖16 所示，采樣時鐘CK_SAMP 和最低位轉換控制信號TRIGlt;0gt;輸入鑒相器，根據CK_SAMP和TRIGlt;0gt;上升沿的前后關系，鑒相器生成電荷泵的控制信號UP和DN，其中UP信號控制電容充電，DN信號控制電容放電，由此產生負脈沖發生器中壓控延時單元的控制電壓（control voltage，CV），經過該反饋環路的調節，最終比較器時鐘CK_COMP合理地分配在采樣時鐘低電平時間內.

由于工藝引入的非理想因素導致初始狀態下壓控延時單元的延時過大，如圖17所示，有多個比較器時鐘周期落于采樣時鐘高電平時間內，導致TRIGlt;0gt;信號未與正確的采樣時鐘上升沿被鑒相器識別導致DLL反饋環路進入正反饋而失效. 為解決這個問題，為DLL反饋環路設計了保護措施，如圖18所示. 如果有上述情況發生，鑒相器輸入會變為采樣時鐘和自身延時后的信號，強制壓控延時單元延時降低，DLL控制比較器時鐘回調，直到DLL反饋環路進入正常的負反饋模式. 基于DLL的比較器時鐘自調節環路功能仿真結果如圖19所示.

3 后仿真結果

本文所設計的16 bit Pipelined SAR ADC由兩級多位SAR ADC及余差放大器組成，電路設計、版圖和后仿真驗證基于0.18 μm EPI BCD工藝. 圖20為Pipelined SAR ADC版圖. 通過后仿真驗證PipelinedSAR ADC的功能正常.

在5.0 V 供電電壓、5 MS/s 采樣率的條件下對ADC 的動態性能進行后仿真. 在輸入信號頻率為83.008 kHz時，本文設計的ADC的動態性能指標仿真結果如圖21所示.由圖21可知，非雜散動態范圍SFDR為110.72 dB，信噪失真比SNDR為95.73 dB，總諧波失真THD為-109.43 dB，有效位數ENOB為15.61 bit.

在FF、TT、SS工藝角下分別對ADC的動態性能進行仿真驗證，仿真結果如表1所示，在FF工藝角下，ADC動態性能最差，但仍能保證SFDR為106.64 dB，SNDR 為93.74 dB，THD 為-106.55 dB，ENOB 為15.28 bit，保證優越的動態性能. 在SS 工藝角下，ADC動態性能最好，原因是在SS工藝角下所設計的運放相位裕度更優，穩定性更優，有利于降低系統的非線性失真. 由于未進行流片測試，為保證本文所設計的ADC 芯片在不同工作環境下的可靠性，針對ADC的動態性能進行了PVT仿真，電壓浮動與溫度變化極限值狀態下ADC動態性能如表2所示. 由表2可知，在溫度為-40～85 ℃，供電電壓浮動為±10%的仿真條件下，ADC 能保證最低ENOB 為15.52 bit，SNDR 為95.05 dB， SFDR 為106.89 dB. 由此可知，ADC在供電電壓和環境溫度變化時能保證優越的動態性能.

對相關文獻提出Pipelined SAR ADC 的性能進行總結并與本文設計進行對比，如表3所示. 對比主要能體現ADC綜合性能的指標（品質因數FoMs）. 由表3 可知，與參考文獻相比，本文設計的PipelinedSAR ADC 在ENOB、SNDR、SFDR 等表征ADC 精度和線性度的指標上普遍表現突出，本文設計的ADC的FoMs 指標為171.8 dB. 綜上所述，本文使用的LSB平均抗噪聲方法以及所設計的高能效運放能在有效控制功耗的前提下提高ADC 精度，從而提升ADC品質因數. 本文設計有著優越的精度指標和綜合性能.

4 結 論

本文設計了一款適應數字X射線系統中光電二極管陣列讀出電路對后端ADC要求的高精度Pipe?lined SAR ADC. 通過采用基于DLL反饋環路的比較器時鐘自調節方案，降低系統延時設計難度，提升異步SAR邏輯魯棒性；采用LSB平均抗噪聲方法，簡化第二級比較器結構；采用帶有預放大級的增益增強型運放，提升ADC速度. 后仿真結果顯示，本文設計的Pipelined SAR ADC 在5 MS/s 的采樣率下有很好的動態性能，具有優越的信噪失真比及非雜散動態范圍.

參考文獻

［1］ 韓雪峰. X 射線探測器讀出電路中SAR ADC 的研究與設計［D］．湘潭： 湘潭大學， 2020．

HAN X F．Research and design of SAR ADC in readout circuit ofX-ray detector［D］. Xiangtan：Xiangtan University，2020．（inChinese）

［2］ HURRELL C P，LYDEN C，LAING D，et al．An 18 bit 12.5 MS/sADC with 93 dB SNR［J］．IEEE Journal of Solid-State Circuits，2010， 45（12）： 2647-2654．

［3］ SEKIMOTO R，SHIKATA A，YOSHIOKA K，et al．A 0.5 V 5.2 fJ/conversion-step full asynchronous SAR ADC with leakage powerreduction down to 650 pW by boosted self-power gating in 40 nmCMOS［J］．IEEE Journal of Solid-State Circuits，2013，48（11）：2628-2636．

［4］ SEHGAL R，VAN DER GOES F，BULT K． A 13 mW 64 dBSNDR 280 MS/s pipelined ADC using linearized open-loop class-AB amplifiers［C］//ESSCIRC 2017 - 43rd IEEE European SolidState Circuits Conference， September 11-14，2017. Leuven，Belgium：IEEE， 2017：131-134．

［5］ MIKI T，MORIE T，MATSUKAWA K，et al．A 4.2 mW 50 MS/s13 bit CMOS SAR ADC with SNR and SFDR enhancementtechniques［J］． IEEE Journal of Solid-State Circuits，2015，50（6）： 1372-1381．

［6］ SHEN J， SHIKATA A， FERNANDO L D， et al. A 16 bit 16 MS/sSAR ADC with on-chip calibration in 55 nm CMOS［J］. IEEEJournal of Solid-State Circuits， 2018， 53（4）： 149-1160.

［7］ 葛馨．12位異步逐次逼近模數轉換器設計［D］．西安：西安電子科技大學，2020．

GE X． Design of 12 bit asynchronous successive approximationanalog-to-digital converter［D］．Xi’an：Xidian University，2020．（in Chinese）

［8］ RAZAVI B，WOOLEY B A． Design techniques for high-speed，high-resolution comparators［J］． IEEE Journal of Solid-StateCircuits，1992，27（12）：1916-1926．

［9］ CHEN S W M，BRODERSEN R W． A 6 bit 600 MS/s 5.3 mWasynchronous ADC in 0.13-CMOS［J］． IEEE Journal of Solid-State Circuits，2006，41（12）：2669-2680．

［10］ ANUSHKANNAN N K，MANGALAM H，DHARANI V A，et al．Comparison and analysis of various PFD architecture for a phaselocked loop design［C］//2013 IEEE International Conference onComputational Intelligence and Computing Research， December26-28， 2013. Enathi，India：IEEE，2013：1-4．

［11］ ALLEN P E， HOLBERG D R. CMOS analog circuit design［M］.London： Oxford University Press， 2007：546-556.

［12］ ABDULRAZZAQ B I，ABDUL HALIN I，KAWAHITO S，et al．Areview on high-resolution CMOS delay lines：towards subpicosecondjitter performance［J］．Springer Plus，2016，5： 434．

［13］ CAO Y F，ZHANG S M，ZHANG T L，et al． A 91.0-dB SFDRsingle-coarse dual-fine pipelined-SAR ADC with split-basedbackground calibration in 28-nm CMOS［J］．IEEE Transactionson Circuits and Systems Ⅰ ：Regular Papers，2021，68（2）：641-654．

［14］ SHEN Y，LIU S B，ZHU Z M．A 12-bit 50 MS/s zero-crossingbasedtwo-stage pipelined SAR ADC in 0.18 μm CMOS［J］．Microelectronics Journal，2016，57：26-33．

［15］ CHEN K R，HARIKUMAR P，ALVANDPOUR A． Design of a12.8 ENOB，1 kS/s pipelined SAR ADC in 0.35-μm CMOS［J］．Analog Integrated Circuits and Signal Processing，2016，86（1）：87-98．

［16］ GANDARA M，GULATI P，SUN N． A 172 dB-FoM pipelinedSAR ADC using a regenerative amplifier with self-timed gaincontrol and mixed-signal background calibration［C］//2017 IEEEAsian Solid-State Circuits Conference （A-SSCC），November 6-8， 2017. Seoul，Korea（ South）：IEEE，2017：297-300．

［17］ WU Y M，LAN J C，CHEN M，et al．A 16-channel 50 MS/s 14 bitpipelined-SAR ADC for integrated ultrasound imagingsystems［C］//2020 IEEE Asia Pacific Conference on Circuits andSystems （APCCAS）， December 8-10， 2020. Ha Long， Vietnam：IEEE， 2020： 3-6．

基金項目：國家重點研發計劃資助項目（2023YFB4402800）， National Key Research and Development Program of China（ 2023YFB4402800）