一種用于SAR-ADC 的低失調低功耗動態比較器*

朱桂林，劉 博，李 愷，張偉哲，向 菲

(河南科技大學電氣工程學院，河南 洛陽 471023)

模數轉換器(Analog-to-Digital Converter，ADC)是數模混合集成電路中的重要功能模塊，廣泛應用于便攜式電子設備、傳感系統等[1]。在ADC 中，逐次逼近型模數轉換器(Successive Approximation Register Analog-to-Digital Converter，SAR-ADC)具有性能均衡、低功耗和拓撲結構簡單等優點，而且與數字電路兼容性很強，因此SAR-ADC 在數模信號轉換應用電路和系統中得到極為廣泛的使用[2]。

動態比較器用于信號的比較并相應輸出高低電平，其在SAR-ADC 中起到關鍵性作用。比較器的失調電壓決定著SAR-ADC 的量化精度。其功耗也占據SAR-ADC 總功耗的40%～50%[2-4]。

比較器分為靜態比較器和動態比較器，靜態比較器功耗高且速度低[5]，為了解決這些問題，學者提出一種動態比較器結構，使用時鐘信號來控制比較器的比較過程，減小功耗；此外，通過采用交叉耦合的反相器結構來形成負反饋，增大輸出擺幅，提高精度[6]。

進一步，為了降低失調電壓，需要將輸入信號的差模進行放大后再進行比較。在文獻[7]中第一次提出雙尾動態比較器，雖然可以降低失調電壓，但也引起了功耗和面積的問題。針對這一問題，文獻[8]在預放大器模塊增加交叉耦合結構，減小功耗，但增加的晶體管會增大電流，從而引入功耗以及增大版圖面積；文獻[9]提出一種新型改進方法，在預放大器的尾電流端級聯一對受外部信號控制的NMOS 晶體管，提高內部節點的再生速度實現高速的目的，并且存儲內部節點的電荷，降低功耗；文獻[10]在文獻[9]的基礎上進一步改進，同樣實現降低功耗，減少延遲的效果，但在版圖面積上欠缺優勢；文獻[11]使用電荷共享技術，在動態鎖存器中的負反饋反相器中加入PMOS 晶體管，實現電荷共享，從而減小功耗。

本文參考傳統雙尾動態鎖存比較器的拓撲結構，設計了一種低失調低功耗動態比較器，針對預放大模塊和動態鎖存模塊都做出改進，提出一種內部自調節預放大器結構，使內部關鍵電壓偏置節點具有存儲電荷及再利用的效果以提升速度；在動態鎖存模塊將尾電流PMOS 管替換為NMOS 管對，從而減小功耗，同時通過調整尾電流對管的電壓，進一步降低比較器的失調，最終有效提升比較器的精度特性。

1 傳統的雙尾動態比較器

在文獻[7]中第一次提出雙尾動態比較器，如圖1 所示，與常規的動態比較器相比，這種采用雙尾電流拓撲結構的動態比較器，為電流放電提供了兩條通路，不僅可以起到減小電路延遲的作用，還支持大電流的流通，提升跨導特性。

圖1 傳統雙尾動態比較器

雙尾動態比較器的工作原理如下所示:

預放大階段:CLK 為低電平，Mtail1、Mtail2 均處于關斷狀態，晶體管M3、M4 處于導通狀態，此時為fp、fn 兩個電壓節點進行預充電，直至等于電源電壓VDD。當fp、fn 兩點電壓大于MR1、MR2 的閾值電壓時，MR1、MR2 導通，其漏極Outn、Outp 被復位到GND；

比較階段:CLK 為高電平，M3、M4 處于截止狀態，Mtail1 導通，為fp、fn 兩個節點提供放電回路，由于M1、M2 柵極的輸入信號電壓幅值不同，導致fp、fn 兩點的放電速率不同，MR1、MR2 關斷時間將不一致，使得M7、M8 中的一個晶體管導通，引起Outn、Outp 的電位一個變為VDD 另一個變為GND。

傳統的雙尾動態比較器在預放大階段，fp、fn 兩個節點的電荷被直接通過Mtail1、M1、M2 構成的回路全部放電到地，在接下來的預放大階段被重新充電到VDD，引起功耗增加。

在動態鎖存模塊，由于INN 和INP 長時間工作在比較狀態，輸出端Outp、Outn 的電位隨著INN 和INP 的大小在VDD 和GND 之間不斷切換，每切換一次，尾電流端的電位由VDD 放電至M7、M8 的閾值電壓或者由閾值電壓充電至VDD，同樣導致功耗增加。本文提出的動態比較器針對上述缺點做出了改進。

2 本文提出的動態比較器

圖2 為本文提出的一種新型低失調低功耗動態比較器，與傳統預放大器相比，在尾電流端加入一對交叉耦合的NMOS 晶體管(MN3 和MN4)，用來增大預放大器的增益和實現電荷再利用，減小功耗。其柵極分別接在Q、P 兩個電壓節點上。在預放大階段，CLK 為低電平，晶體管MP1、MP2 導通，P、Q 兩電壓節點開始充電到VDD，由于晶體管MN5 處于截止狀態，故沒有形成從電源到地的閉環回路，因此P、Q 兩點電壓保持在VDD。

圖2 本文提出的新型低失調低功耗動態比較器

由小信號分析得其預放大器的增益為:

式中:Rout＝rop1∥(ron1+ron3)

在比較階段，CLK 為高電平，MP1、MP2 截止，P、Q 與電源斷開，MN5 導通，MN1-MN5 構成放電到地的通路。由于P、Q 兩節點電位為VDD，MN3、MN4 導通。由圖3 所示，當INN＞INP 時，P 點放電速率大于Q 點放電速率，VP＜VQ，當P 點的電壓下降到MN4 的閾值電壓時，MN4 進入截止狀態，Q 點的放電回路斷開，此時Q 點電壓將保持不變，電荷將被存儲下來，到下一個時鐘脈沖時可以被快速地充電到VDD，MN3 仍保持在導通狀態，P 點電位將完全放電到地。

圖3 P、Q 兩點電壓時序圖

每個時鐘周期存儲的電荷量為:

C為MN3 或MN4 漏極的寄生電容。

動態比較器在動態鎖存模塊也做出了改進。首先將傳統雙尾比較器的尾電流管Mtail2 改為一對NMOS 晶體管(MN6 和MN7)，在比較階段，CLK 為高電平，MN6、MN7 導通，使M、N 兩點電壓下降一個閾值電壓的幅度，因此M、N 兩節點的電位只能被充電到VDD-VTHN，之后將比較器比較的結果通過反相器調整為低電平和高電平進行輸出。

在預放大階段，M、N 兩節點的電位分別通過MP3、MN8 和MP4、MN11 構成的回路進行放電，當M、N 兩點電位小于MP3、MP4 的閾值電壓時，MP3、MP4 進入截止狀態，M、N 兩點電位不再改變。與傳統雙尾動態比較器相比，在動態鎖存模塊，每一次比較都節省一個閾值電壓的消耗。具體工作時序如圖4 所示。

圖4 M、N 兩點電壓時序圖

其次在M、N 兩點之間連接PMOS 晶體管，在預放大階段，CLK 為低電平，MP5 導通，使M、N 兩點的放電速率相等，來減小失調電壓，提高比較器的精度。

3 仿真結果

對本文提出的比較器進行設計與仿真，并與文獻[7-8]中提出的比較器結構進行了對比。使用Cadence 設計環境，基于SMIC 0.18 μm CMOS 工藝完成電路設計。在電源電壓為1.8V、時鐘頻率為249 MHz、環境溫度為27 ℃、輸入共模電壓為0.9 V、工藝角為TT 的條件下對電路進行仿真。

首先，對比較器實現信號比較的功能進行了基于瞬態仿真的驗證。如圖5 所示，ΔVin＝10 mV 為斜坡電壓，當INN ＞INP 時，OUTP 一直處于低電平，OUTN 隨著時鐘信號的跳變而處于低電平或高電平兩種狀態，實現了比較器的比較鎖存功能。

圖5 比較器功能仿真圖

之后，對比較器功耗特性進行驗證。如圖6 所示，當ΔVin從0 mV 逐漸增大到100 mV 時，平均功耗會逐漸降低，可以明顯看出本文提出的比較器平均功耗比文獻[7-8]中的低。以ΔVin以50 mV 為例，此時本文的比較器平均功耗為17.53 μW，文獻[7]的比較器功耗為19.55 μW，文獻[8]的比較器功耗為20.12 μW，相比于文獻[7]平均動態功耗降低10.3%，相比于文獻[8]平均動態功耗降低12.9%。

圖6 比較器輸入電壓與功耗的關系

比較器平均動態功耗隨電源電壓的變化關系如圖7 所示，當VDD 從1 V 逐漸增大到1.5 V 時，文獻[7]與本文的比較器平均功耗持平。但隨著VDD的繼續增大，文獻[7]的功耗增大速率明顯大于本文提出的比較器的功耗增大速率。文獻[8]的功耗始終比本文的比較器功耗高。

圖7 比較器電源電壓與功耗的關系

此外，在不同溫度(-40 ℃～120 ℃)和不同工藝角(FF、TT、SS)下對本文提出的動態比較器進行仿真，得到的結果如圖8 所示。溫度為27 ℃時，FF工藝角的比較器延遲為303.12 ps；TT 工藝角的比較器延遲為418 ps；SS 工藝角的比較器延遲為646.85 ps。溫度在120 ℃且工藝角為SS 時出現最壞的性能狀態，此時比較器的延遲為667.44 ps，工作速度最為緩慢。

圖8 不同工藝角比較器仿真圖

圖9 所展示的是對電路進行500 次蒙特卡洛模擬仿真的結果及其擬合曲線，仿真結果顯示比較器的失調電壓為140.675 μV。

圖9 比較器失調電壓的蒙特卡洛仿真直方圖

最后，將本文提出的比較器與其他文獻提出的動態比較器的性能參數進行了比較。從表1 中可以明顯看出，所提出的比較器在功耗、失調電壓等性能指標上均具備顯著的優勢，反映了本文所提出的比較器可有效應用于MHz 采樣頻率、低功耗和高精度的SAR-ADC 應用系統中。

表1 比較器性能指標對比

4 結論

提出一種可內置于SAR-ADC 的低失調低功耗動態比較器。對預放大器和動態鎖存器的結構進行改進，提升預放大器增益改善精度，結合電荷重利用技術以降低功耗；輸出鎖存器構建雙尾電流源和雙支路間跨接晶體管結構以減少功耗和抑制失調。采用SMIC 0.18 μm/1.8 V CMOS 工藝完成電路設計，之后進行仿真分析。在時鐘頻率為249 MHz，輸入信號ΔVIN＝10 mV 的條件下，最大失調電壓僅為0.14 mV，功耗和延遲分別低至19.17 μW 和418 ps。所提出的動態比較器可有效適用于低功耗、低失調、高精度的模數轉換電路中。