一種自適應觸發門限的沖擊波測試系統

宋林麗，馬竹新，王代華，劉 彬

(中北大學 儀器科學與動態測試教育部重點實驗室，太原 030051)

1 引言

沖擊波超壓測試是爆炸試驗的重要測試項目，也是評估各類武器性能和威力的重要手段，國內外學者對此進行了大量的研究工作[1]?，F有的沖擊波測試技術相對比較成熟，其中電測法[2]為主流測試方法，從數據傳輸和采集的角度，電測法又分為存儲式和拉線式[3-4]。拉線式測試系統僅將傳感器置于爆炸場，用長線纜連接記錄儀器后置于掩體內，存儲深度大、數據捕獲率高[5]。但其需現場設置掩體，配備油機，布點位置對線纜依賴性大，不太適合戰斗部內置破片或布點分散的場合。存儲式測試系統則相對獨立，無需拉線，有較強便利性，其常用觸發方式主要有無線觸發、光學觸發、斷線觸發和內觸發等[6-9]。無線觸發無需引線，但需預觸發，且對于封閉的測試環境，觸發可靠性不強；光學觸發易受破片、煙霧等因素干擾導致誤觸發，且光敏元件極易受損，適用性不強；斷線觸發可靠性強,但需引線不適用于多測點分散的沖擊波測試；內觸發利用沖擊波脈沖幅值達到設定閾值而產生觸發信號，由于其無線、便捷、硬件成本低的優點被廣泛應用于國內外分布式存儲測試系統。但當沖擊波信號微弱，如在爆轟摸底試驗、戰斗部設計不達標、動爆偏離靶心、傳感器布置離爆心距離遠等情況下，內觸發閾值的設置難以合適把控，易發生沖擊波信號幅值低于觸發閾值,導致測試失敗，進而無法得到特征曲線及故障定位依據。其次，當測試系統更換傳感器或改變測點距離時，均需根據理論沖擊波值和工程經驗重新設置觸發閾值，在多點測試時操作便利性稍差。

基于上述情況，本系統在現有存儲式沖擊波測試技術的基礎上改進內觸發方式，即利用奈曼-皮爾遜準則[10]對有效信號捕獲概率進行分析，并根據信噪比[11]計算觸發閾值，在滿足最小誤觸發概率的同時使觸發概率最大。其次系統采用國產SD Nand作為存儲單元，在保證帶寬和大容量的基礎上增加了存儲可靠性。

2 硬件總體設計

2.1 系統總體設計

系統采用模塊化的設計思路，整體設計如圖1所示，測試系統采用ICP壓電式傳感器作為敏感單元,將沖擊波壓力信號轉換成電信號輸出。此電信號經直流耦合、加法器基線抬升、程控放大和程控濾波等調理電路后送至模數轉換端口，最后在FPGA控制下存儲至SD Nand。該系統整體電路封裝于密閉堅固的金屬屏蔽外殼內，待試驗結束后可通過USB進行數據讀取，用上位機顯示沖擊波作用曲線。

圖1 測試系統整體設計框圖Fig.1 Block diagram of the test system

2.2 采樣與存儲設計

爆炸沖擊波信號是典型的瞬態非平穩信號，所含頻率分成較多且頻譜范圍較寬，主要能量集中在100 kHz范圍內的中低頻段，幅值大、頻帶較窄[12]。在采樣率的確定上，工程中一般會基于過采樣原理，選用遠大于采樣定理規定的采樣率[13]。

對于模數轉換器，本系統選用ADI公司的12位高速A/D轉換器AD9220，該器件采用多級差分流水線結構[14]。AD9220帶有數字輸出糾錯邏輯，保證規定采樣率下數據輸出正常，規定溫度范圍內數據不漏碼[15]，其采樣率可靈活配置為1.5 MHz/3 MHz/10 MHz。在本設計中，AD9220配置為單端輸入模式，采樣率可切換，本系統配置為3 MHz，具體硬件設計電路如圖2所示。

圖2 AD9220硬件電路設計Fig.2 AD9220 hardware circuit design

對于便攜存儲式的沖擊波系統而言，采集系統的帶寬受半導體工藝影響，限制于存儲器帶寬。目前主流的非易失存儲方案是采用Nand Flash，因單片Nand Flash有較長的頁編程繁忙時間而帶寬較低，工程應用中會使用多片Nand Flash構成陣列以提高存儲帶寬，但此方法會增加設備的體積、功耗，造成處理資源浪費。此外，Nand Flash底層驅動邏輯復雜，且不同品牌Nand Flash的Page、Block存儲容量大小不同，導致產品迭代時需重新調試驅動時序，使用便利性較差。針對此問題，本系統兼顧采樣率、設備功耗、體積以及使用便利性，最終采用單片國產SD Nand作為存儲單元。

SD Nand優勢在于其采用標準SD2.0協議進行驅動，同普通TF卡一致，采用SDIO接口進行電氣連接，兼容SPI/SD/eMMC接口，驅動和封裝形式得到簡化，焊接穩定可靠。其次SD Nand內置的存儲陣列SLC NAND是NAND Flash中使用壽命最長、性能最穩定的類型，達10萬次擦寫壽命，可保證測速系統正常可靠運行。現有SD Nand存儲容量可達1GB以上，寫入速率最高達25 MB/s，內置的控制器嵌入壞塊管理、平衡讀寫、動態和靜態的EDC/ECC算法等，在異常時可保證數據安全。本系統采用LGA-8封裝的SD Nand，即6 mm×8 mm的尺寸，同時PIN數量少，可節約PCB板面積，降低成本，縮小系統體積。SD Nand具體架構圖如圖3所示。

圖3 SD Nand具體架構圖Fig.3 SD Nand specific architecture

3 觸發關鍵技術設計

存儲式沖擊波測試系統采用內觸發和負延時方式進行事件的自動判別和控制采存工作的開始和停止，因此觸發閾值的合理設置是觸發邏輯設計的關鍵。傳統的存儲測試系統采用固定碼值實時比對AD輸出碼值進行內觸發設置，但其基于測試系統靜態輸出在實驗室環境下的標定和校準。當測試系統處于氣壓或者溫度異于實驗室環境下時，參考基線的較小偏移使設置小閾值難度增大，為減少系統誤觸發概率，觸發閾值的設置需綜合考慮被測物理量的理論值、傳感單元量程和系統電路調理等因素，為保證觸發可靠性，其閾值會根據實際情況設置稍高。

3.1 信噪比門限分析

對于存儲式沖擊波測試裝置，密閉的金屬外殼可有效屏蔽外部噪聲，因此可近似認為AD接收到的信號由傳感器輸出信號與電路熱噪聲信號混合，此噪聲的大小直接影響觸發閾值的設置以及誤觸發概率。由于電路熱噪聲的起伏特性，設置高于任一噪聲電平且低于任一有效信號電平的觸發閾值實現難度較大。針對此問題，本系統觸發門限采用奈曼-皮爾遜準則(N-P準則)設置，即在給定信噪比情況下，滿足一定的先驗概率，即誤觸發概率的同時使觸發檢測概率最大[16]。

由于測試系統外殼為密閉金屬，且系統采用的線性器件，其本身的噪聲可忽略不計，因此近似假設系統的噪聲僅為電路熱噪聲，服從高斯分布，噪聲均值為0，方差為φ2，因此噪聲概率密度函數為：

(1)

根據隨機噪聲的數學分析可知，噪聲電壓振幅的概率密度函數為：

(2)

式(2)中，r為噪聲的振幅值。若設置觸發門限電平為VT，則噪聲電壓超過觸發門限電平，即誤觸發事件的概率pf為：

(3)

(4)

由式(4)可知，當噪聲分布一定時，誤觸發概率取決于觸發門限電平的設置。

假設AD模擬輸入端的信號由幅度為A的正弦信號s(t)和均值為0、方差為φ2的高斯白噪聲n(t)組成，觸發門限電平為VT，r(t)=n(t)+s(t)為進入門限檢測器時信號加上噪聲。

r(t)的電壓振幅的概率密度函數為：

(5)

式(5)中：r為r(t)的電壓振幅值；I0(z)是宗量為z的零階修正貝賽爾函數。

(6)

有效觸發檢測概率Pd定義為r超過觸發門限電壓VT的概率為：

(7)

信噪比SNR為：

(8)

根據上述公式，以信噪比為變量，以誤觸發概率pf為參變量，仿真曲線如圖4所示。

本系統采樣頻率為3 MHz，每秒輸出106數量級的噪聲碼值，此時可設置誤觸發概率低于10-7，在一定冗余設計原則下,在本系統中選擇的先驗誤觸發概率為10-12。由圖4可知,在先驗誤觸發概率為10-12的情況下，信噪比閾值設置為17 dB時有效觸發檢測概率可達0.999，故本系統設置觸發門限信噪比為17 dB。

圖4 不同誤觸發概率下信噪比與檢測概率變化曲線Fig.4 Change curve of signal-to-noise ratio and detection probability under different false trigger probabilities

3.2 雙門限觸發FPGA設計

FPGA為系統的主控核心，主要有接口傳輸、芯片驅動、邏輯判斷和數據處理等功能。考慮到測試環境的不穩定性和器件非線性對系統敏感元件的影響，安全起見，在本系統中以觸發閾值和觸發數量形成雙門限條件觸發設置，具體原理如圖5所示。

圖5 動態設置門限FPGA設計Fig.5 Dynamic setting threshold FPGA design

FPGA收到A/D碼值后，經兩通道分別處理，一路經內置RAM緩存，進行負延時；另一路則經過去直流、噪聲檢測、門限碼值計算、安全校對等操作后，最終輸出觸發脈沖。

在去直流操作中，FPGA對首先記錄的1 000個數據進行加權平均計算，此時可近似認為此平均值為偏置直流信號。隨后將原數據減去該平均值進行去直流后，得到新的噪聲數組，并認為該噪聲數組絕對值的加權平均為當前檢測到的噪聲。此噪聲為整個調理鏈路的熱噪聲和AD采集器件的量化噪聲總和，可根據信噪比17 dB進一步求得觸發門限值。

其次，即使本系統誤觸發先驗概率設置10-12，但考慮到潛在的風險，在安全校對中，FPGA利用所觸發碼值的積累特性來提升觸發安全性，即采用連續16個數據超出觸發門限值作為觸發事件，形成最終的觸發，具體設計流程如圖6所示。

圖6 觸發脈沖處理流程框圖Fig.6 Trigger pulse processing flow chart

由于爆炸準確時刻的不確定性，FPAG另進行周期門限設置，以重新計算噪聲和觸發閾值的方式，保證系統長時工作的穩定性。其次，由于觸發閾值設置較低，為防止突發意外和充分利用SD Nand容量，系統采取了多次觸發策略，保障可靠性。

4 測試與實驗驗證

4.1 觸發功能驗證

為驗證微弱信號的觸發功能，系統采用標準信號源輸入正弦波信號，用虛擬邏輯分析儀ILA抓取觸發時刻。由于ILA核允許在FPGA設備上執行系統內調試實現后的設計，即允許在系統時鐘下觸發硬件事件捕獲數據。因此可以使用此功能監視觸發時刻的AD碼值和噪聲值。測試結果如圖7所示。

圖7 觸發實驗Fig.7 Trigger experiment

從圖7中抓取到的信號可知，直流基線偏置碼值實測為100，當前周期的噪聲碼值檢測為4，觸發碼值為132，符合預定的信噪比門限17 dB設置。實際觸發時刻對應碼值在145左右，是由于采用碼值積累雙門限觸發，基本符合碼值累計判斷門限。本系統觸發碼值的設置和觸發事件取決于當前噪聲，基線本身的碼值大小對觸發基本無影響。

4.2 整體功能試驗

為驗證系統功能的完整性和觸發邏輯設計的有效性，系統進行實彈試驗。在爆心48 m左右、0°與30°方向布置傳統存儲式測試系統和本測試系統。測試結果如圖8所示。

圖8 系統測試曲線對比圖Fig.8 System test curve comparison chart

試驗結果證明:本系統可完整記錄沖擊波波形，二者超壓峰值處于同一量級且超壓特征曲線相近。表1為圖8的數據分析結果，從觸發細節上來看，根據系統負延時設置，第65 536個點為系統實際觸發點即后積累門限，根據累計16個數據觸發設置，可看出第65 521個點為達到前設置門限的第一個值。傳統測試法根據沖擊波理論估計和現場經驗，觸發前門限采用手動設置為1 216 bit(因上升時間過快，實際對應第65 521個點為1 224 bit)，與基線均值相差192 bit。而本系統第65 521個點對應為1 096 bit，可知本系統觸發前設置門限小于1 096 bit，與基線均值相差小于72 bit，此值若采用人工手動門限設置，在對系統噪聲和基線均值模糊的情況下，會增加不確定度和降低安全性。

表1 沖擊波系統對比數據表(bit)Table 1 Comparison data of shockwave systems

5 結論

與傳統沖擊波測試手段相比，本系統采用信噪比和信號積累雙門限改進了觸發方式，具有高敏感和高可靠性。經邏輯分析儀信號抓取和現場試驗測試，可以得到以下結論：

1) 根據奈曼皮爾遜原則,設計了信噪比門限實現觸發閾值自適應，經實測驗證本系統設置觸發閾值較低，輔以FPGA控制信號累計門限設置保證了觸發可靠性；

2) 采用SD Nand代替Nand Flash，在進一步壓縮體積和維持可靠性的基礎上提升了系統帶寬，降低了驅動難度，為大容量小體積設備的存儲提出國產方案；

3) 該測試系統可穩定觸發采集并存儲爆炸場微弱沖擊波信號，具有采樣率高、存儲容量大、觸發可靠性高的特點，適合多點分散式布場和超壓值微弱的場合。