折疊式接收機中的采樣時鐘切換技術

沈胤龑

(南京科瑞達電子裝備有限責任公司，南京211100)

0 引 言

電子對抗偵察接收機通常要在很寬的工作頻段上才能實現對感興趣雷達信號的接收，如典型機載告警器的工作頻度為2～18 GHz[1]，電子支援和電子情報設備的工作頻段可達到0.3～40 GHz[2]。折疊式寬帶信道化接收機[2-3]是寬頻帶信號同時接收和測頻的一種有效折中方案，具有設備復雜度低、截獲概率高、靈敏度高、同時到達信號處理能力強等特點。但折疊式接收機在信號頻率接近半采樣率整數倍時存在測頻能力下降的問題，即出現頻率“死區”。此外，折疊式接收機對不同奈奎斯特區(Nyquist Zone， NZ)的頻率分辨也是一個難題。目前研究較多的方法有多速率采樣、周期非均勻采樣和調制本振采樣等方法[4-7]。采樣時鐘切換是一種多速率采樣框架實現方式，可以最大程度地復用主流寬帶信道化接收機的結構，并解決折疊式寬帶信道化接收機頻率“死區”和來自多個NZ的信號在中頻上的重疊。本文主要介紹了采樣時鐘切換方式下解算奈奎斯特區的原理，設計并驗證了采樣時鐘切換的快速性和平穩性。

1 設計原理

當前的折疊式接收機可對Ku波段及以下頻段(0.3～18 GHz)的信號進行射頻直采，無須外加混頻器。因此，在折疊式信道化接收機中，信號頻率可以表示為

fsig=k×Fs+FIF

(1)

式中，fsig為信號載頻；k為奈奎斯特區；Fs為采樣率；FIF為中頻頻率。

信道化接收機采用FFT測頻，中頻FIF可直接測量得到，因此求解NZ是信道化接收機測頻的核心。如果兩個信號折疊后的中頻相同，信道化接收機無法分辨這兩個信號。此外，由于零中頻附近存在較大直流分量，折疊到零中頻的信號會被直流噪聲淹沒。此時采用第二采樣時鐘，則信號載頻表示如下：

fsig=k×F′s+(FIF+kΔFs)

(2)

式中，F′s=Fs-ΔFs；F′s為設備第二采樣率，且F′s

如果兩個采樣率足夠接近，且折疊次數較少，則信號在這兩個采樣率下的折疊次數相同或者僅相差1。通常將中頻差值控制在一半采樣率以下，以方便求解折疊次數。記信號的最大載頻為fmax，則有

(3)

此外，中頻差值還受限于接收機的頻率分辨力，通常信道化接收機的頻率分辨力為兩個信道化帶寬，即

(4)

式中，NFFT為信道化接收機的FFT點數。

計F′IF為第二采樣率下的中頻測量值，則折疊次數可用下式計算：

(5)

將k代入式(1)，即可解算出信號載頻。

2 工程實現

折疊式電子偵察接收機通常采用多通道高速數據同步采集卡，該類板卡主要包括3部分：高速ADC及其前端、時鐘與同步網絡、同步數據采集FPGA，如圖1所示。采樣時鐘切換技術的實現與這3個部分息息相關，切換過程必須保證平穩性、快速性和同步性。

圖1 典型數字化多通道同步采集系統

(1) 平穩性：在切換中和切換后不產生無效數據；

(2) 快速性：切換的時間足夠快，降低數據丟失率；

(3) 同步性：切換后各采樣通道數據接收依然是同步的。

2.1 切換控制流程

合理設計切換流程是保證過程平穩、不產生無效數據的關鍵點。由于在切換過程中，采樣時鐘是不穩定的，須屏蔽相應時間段的數據。采樣時鐘切換流程如圖2所示，主要步驟如下：

(1) 外部輸入切換指令后，FPGA暫停數據接收；

(2) 控制時鐘源，切換時鐘網絡的基準時鐘輸入；

(3) 產生同步信號，對多個ADC進行同步；

(4) 等待同步完成，恢復數據接收。

圖2 采樣時鐘切換流程圖

在上述流程中，時鐘源切換穩定時間和ADC同步穩定時間是制約切換速率的主要因素。時鐘源切換主要有2種實現方式：一是重新配置鎖相環，得到新的時鐘頻率；二是產生2個時鐘頻率，通過二選一開關器件切換。通常第1種方式的時鐘穩定時間為10～100 μs，第2種方式的穩定時間僅在0.1 μs量級，但兩個時鐘之間可能存在串擾。顯然，采用高隔離度的高速切換開關快速切換兩個時鐘頻率更適合本應用。

ADC的同步時間由器件本身決定，例如e2v公司5 Gbps采樣率高速ADC器件EV10AQ190A的同步時序如圖3所示，同步等待時間可控制在20 ns以內。

圖3 ADC同步時序圖[4]

圖4給出了整個采樣時鐘切換過程的時序設計，整個切換時間不大于200 ns，主要信號如表1所示。

圖4 采樣時鐘切換主要信號時序圖

表1 主要信號說明

2.2 FPGA多通道同步采集

FPGA內的同步數據采集主要是指多個數據通道在同一時鐘周期的數據來自同一個采樣時刻，保證多路數據字對齊。在傳統的非時鐘切換設計中，可以通過數據校準的方式實現字對齊，即設置ADC發送特定的模板數據(Pattern)，FPGA在接收后，通過判斷各路數據的數值確定數據歪斜量，然后通過寄存器延時保證字對齊，如圖5所示。

圖5 多通道數據字對齊

然而，數據校準需要的時間在ms量級，無法滿足采樣時鐘切換的快速性要求，因此須設計同步方式來確保切換后數據盡快同步。該部分設計主要包括采樣時鐘同步和數據接收同步。

(1) 采樣時鐘同步復位

本設計中ADC的采樣時鐘高達2.5 GHz，對應的單通道數據率達到1.25 Gsps。在采集高速數據時，FPGA主要采用源同步時序，將來自ADC輸出的源同步時鐘經過BUFIO和BUFR后直接作為ISERDES的串行時鐘與并行時鐘。BUFR的作用是將ADC的數據時鐘進行分頻，多路數據采用多個BUFR，必須保證這些BUFR的分頻操作是同步的。

Xilinx公司Virtex-7系列 FPGA用戶手冊[5]要求，當BUFR的輸入時鐘改變或者停止后，需要在時鐘恢復后對BUFR進行1次復位。BUFR同步復位拓撲結構如圖6所示。在實際設計中，FPGA內的BUFR復位信號(clk_reset)通過一個異步的低速時鐘(例如50 MHz)產生，如果在多個串行時鐘(adc_clk)域下進行分別同步化，無法保證每個時鐘域下的復位信號是同時的。為了保證多個BUFR的分頻同步，這個復位必須首先在一個串行時鐘域做同步化，再通過布線延時控制分布到多個串行時鐘域。但在該應用中，高達625 MHz的同步寄存器在FPGA內部難以實現，只能采用外部的高速觸發器芯片。

圖6 BUFR同步復位的拓撲結構

上述設計思想難以在實際應用中實現。經過分析，BUFR的復位操作主要功能是對其內部的分頻計數器進行重置操作，以確保分頻計數的準確性。由于BUFR自身就是時鐘器件，這個重置操作大概率是異步執行，因此可在無時鐘的情況下也達到同樣的效果。基于此，本設計采用在ADC數據時鐘輸出停止時進行BUFR復位和釋放，這樣在時鐘恢復之后的第1個時鐘沿，所有BUFR就能正常開始工作，確保時鐘分頻的同步性，相關時序如圖4所示。

(2) 數據接收同步復位

數據的接收通過ISERDES進行串并轉換到較低數據率后進行，通過ISERDES的同步復位(io_reset)可以確保多路數據串并轉換的同步。io_reset信號同樣是在異步的低速時鐘域下產生，然后經過其中1個BUFR分頻輸出的并行時鐘同步(adc_clk_div)到BUFR輸出的并行時鐘域(156.25 MHz)，再通過約束布線延時同步到多個并行時鐘域下，如圖7所示。需要注意的是，布線中必須確保：BUFR到第1個同步器的延時與兩級同步器之間的任意1條路徑的布線延時之和，應小于1個并行時鐘周期，確保所有的ISERDES同步復位能夠在同一個并行時鐘周期內釋放。

2.3 切換策略

采樣時鐘的切換策略主要考慮數據丟失率和同一信號的覆蓋率。數據丟失主要由切換過程中的遮蔽時間造成，在上述設計中，切換遮蔽時間已經按照最小化設計，其時長不超過0.2 μs。按照不大于0.1%的數據丟失率設計，采樣時鐘切換的時間間隔不小于200 μs。此外，如果切換時間過小，寬脈寬信號將始終被截斷，影響后續數據處理。通常電子偵察接收機感興趣的雷達信號脈寬最大不超過1 000 μs。雷達在同一個波位的1次照射時間通常在5～100 ms之間，采樣時鐘切換須保證在一次照射內兩種采樣時鐘下均能收到信號，因此間隔時間通常不大于2 000 μs。綜合考慮，采樣率切換時間控制在1 500 μs是比較合適的。

圖7 ISERDES同步復位拓撲結構

另一方面，固定的切換時間會對相同重復間隔的數據存在遮蔽效果，因此設計參差的采樣切換時間是有必要的。本設計實際采用1個4參差切換時間策略：1 370 μs、1 510 μs、1 670 μs、1 490 μs，可將切換的骨架時間控制在6 ms左右，避開絕大部分的雷達重復間隔。參差切換策略改善數據遮蔽具體如圖8所示。

3 設計驗證

3.1 數據平穩性驗證

采用信號源灌入一定幅度的正弦波信號，在FPGA中利用內部的邏輯分析儀檢測接收數據是否存在奇異點。正弦波的幅度選擇為ADC滿幅的一半，奇異點的判斷以幅度超過正常信號幅度1.5倍來觸發。經過約42 h的測試，總計約100萬次采樣時鐘切換，所有通道均未發現數據錯誤現象，表明上述設計中數據接收平穩。

圖9給出了從較大采樣時鐘切換到較小采樣時鐘的單次測試結果，在第1個采樣率下得到的信號中頻偏低，在第2個采樣率下得到的信號中頻偏高，中間空閑部分代表切換遮蔽時間內無數據輸入。

圖9 數據接收平穩性測試結果

3.2 多通道同步性驗證

采用ADC發送遞增測試數據，FPGA在串并轉換之后，從各路數據的接收FIFO中讀出數據，檢測其是否一致來驗證多通道同步性。同樣經過42 h約100萬次的時鐘切換發現，未觸發到數據不一致的情況。試驗證明：本文設計在時鐘切換后滿足多通道數據的同步性。

4 結束語

本文針對折疊式接收機中信號頻率位于采樣率整數倍和多個信號頻率折疊后中頻上重疊的問題，設計了采樣時鐘切換技術；通過分析折疊式接收機測頻原理，計算利用雙采樣率進行頻率解模糊的設計約束條件；針對相關理念進行了實際工程設計，并在硬件電路上驗證了其正確性。驗證結果表明，本文設計的采樣時鐘切換技術具備平穩性、同步性和快速性，能夠適應復雜環境下的電子偵察應用，具有較強的實用性。