一種航天接口芯片靜電防護電路的軟擊穿現象*

馬有為，溫兆倫，李 猛，陳天培，王 楠

(上海航天控制技術研究所·上海·201109)

0 引 言

航天產品相對于普通產品具有一定的特殊性，如投入成本高、發射后不便維修、流程管控嚴格等特點。因此，航天產品尤其是深空探測器上的產品，必須能長期穩定運行，對可靠性要求極高[1]。電子設備是產品研制和生產過程中易受損的部分。航天產品全流程中對電子設備的防護，對提高產品可靠性具有重要意義。

除對電子設備的防護外，對外部影響的防護也十分重要。隨著大規模、超大規模集成電路在航天電子設備上的廣泛應用，產品性能不斷提升、功能越來越復雜，對靜電放電現象也越來越敏感，一旦電子設備被靜電損傷，將延長產品的研制周期，增加研制成本，并使產品存在潛在的風險隱患。調查研究表明，有30%的芯片失效原因為靜電放電(Electrostatic Discharge，ESD)，因此ESD對產品的危害越來越受到重視[2]。相應地，對芯片靜電防護的設計以及對芯片靜電受損特性的研究也具有重要意義。

如在集成設計上，齊釗[3]提出了兩種ESD保護器件新結構，實現了具有低電容的ESD保護陣列;卿乙宏[4]研究了25nm工藝的ESD防護電路設計;向洵等[5]提出了全芯片ESD保護電路設計方案。在外圍電路設計上，宋文強[6]實現了ESD保護電路的抗閂鎖設計;鄭英蘭等[7]提出了一種具有ESD防護功能的接口電路設計方案;M.Ker等[8]提出了改進的ESD鉗位電路;Wang Z.等[9]提出了一種應用于高壓的ESD防護電路。在專用ESD器件設計上，Zhang S.等[10]提出了一種應用于ESD的GGSCR器件。Lai D.等[11]提出了一種高壓ESD防護器件；Liang H.等[12]提出了一種LDMOS-SCR-HHC的ESD防護器件；Du F.等[13]提出了一種改進的SCR用于ESD防護；Chen W.等[14]提出了一種新布局的nLDMOS器件；Chuang C.等[15]提出了一種DSCR器件用于ESD防護；Qi Z.等[16]提出了一種新型HTC-NPN用于ESD防護。在ESD測試上，吳昱旻等[17]闡述了測試ESD的方法；M.Rigato等[18]對射頻開關的ESD行為進行了分析。

本文針對LVDS發送芯片進行了靜電防護電路分析，LVDS芯片用于多探頭星敏感器產品，每個探頭均使用該芯片與線路盒獨立進行通信，互為備份[19]。該芯片在航天產品的研制過程中，出現因靜電損傷導致輸入阻抗異常的現象，但該芯片上電后工作能力未出現異常，屬于靜電損傷中的軟擊穿。對該芯片的元器件失效分析結果將受損部位定位為芯片內部ESD防護電路。本文對該電路建立失效模型并進行深入分析，將失效點定位于電路內部某MOSFET在靜電沖擊下被擊穿，等效為電阻。本文提出的靜電軟擊穿現象，有助于航天電子設備中對靜電現象的分析以及對產品影響的評估。

1 接口芯片異常分析

某航天產品在經過轉運以及焊接板上其他器件的操作后，發現接插件上數個接點對地阻抗出現異常，經確認異常點均位于某接口芯片上，發現異常前后產品均未上電。該接口芯片為AEROFLEX生產的LVDS發送芯片UT54LVDS031LVUCC，質量等級為V級。該芯片引腳定義及內部邏輯如圖1所示，共4路LVDS差分發送，每路存在一對差分輸出信號，其中設計上使用3路差分信號完成與頭部的SpaceWire通信，多余1路的輸入端通過1kΩ電阻接地。

(a) 引腳定義

(b) 內部邏輯圖1 芯片引腳定義與內部邏輯Fig.1 Definition and logic of chip

該芯片在產品上共有6片，且6片芯片外圍電路一致，在產品測試過程中，僅此芯片出現異常，其余芯片測試結果均正常，發現異常前，該芯片已隨產品正常工作超過600h。芯片在產品上的外圍電路原理圖如圖2所示。

該芯片各引腳使用情況、測得的對地阻抗值與正常芯片對地阻抗值如表1所示。

圖2 異常芯片電路原理圖Fig.2 Circuit schematic of abnormal chip

表1 芯片阻抗異常現象對比

對該芯片阻抗異常現象分析發現，其存在以下幾個特征：

1)異常管腳對地阻抗值高度一致，均為0.82MΩ；

2)除使用的3路通道外，剩余1路未使用的通道亦出現相同的阻抗異常現象；

3)產品在發現異常前后的時間內，始終處于未上電狀態。

2 元器件失效分析

2.1 形貌對比

在對該芯片的整個失效分析流程中，均使用了一片與該芯片同批次的全新芯片用于對比，以分析該芯片的具體失效情況，異常芯片與樣品形貌如圖3所示。

(a) 異常芯片

(b) 同批次對比樣片

對芯片進行外觀檢查,密封焊區未見明顯腐蝕、開裂形貌，陶瓷殼體未見開裂、崩損，芯片外觀未見異常形貌。使用X光設備對芯片進行X射線檢查，其內部亦未見多余物、大面積黏結空洞等異常形貌。同時，按GJB548B—2005微電子器件試驗方法和程序，方法2020.1試驗條件A，對芯片粒子碰撞噪聲檢測(Particle Impact Noise Detection，PIND)，芯片未見異常噪聲爆發。依據GJB548B—2005方法2023.2非破壞性鍵合拉力試驗對芯片進行測試，測試結果顯示所有鍵合絲均合格。

使用機械方法對芯片開封后，對芯片內部進行內部目檢。檢查結果顯示：芯片內部采用鋁絲鍵合，未見鍵合絲塌絲、斷裂，未見鍵合點脫落、腐蝕等異常形貌，芯片玻璃表面鈍化層良好，未見互連斷裂、橋連等缺陷，未見過熱、過電損傷或機械損傷，典型形貌如圖4所示。

(a) 芯片開封后形貌

(b) 芯片樣品全貌

(c) 芯片1、2輸出通道形貌

(d) 芯片3、4輸出通道形貌

可見，該芯片在形貌與機械屬性上狀態良好，即芯片的阻抗異常并未帶來機械損傷，或芯片的阻抗異常并非由機械損傷引起，即芯片的機械特性仍然正常，無法通過上述失效分析定位該芯片的失效位置。

2.2 電特性測試

對芯片正常上電(3.3V)，并對各個通道輸入1MHz的方波信號，使用示波器捕捉輸出，各個通道輸出波形基本一致，試驗結果如圖5所示，其中藍色信號為DOUT+、紅色信號為DOUT-、綠色信號為DIN。可見該芯片在正常供電時，輸出信號正常，滿足LVDS電平要求，與產品測試過程中功能正常的現象一致，證明該芯片功能正常。

(a)異常芯片

(b)同批次對比樣片圖5 芯片輸入輸出波形測試Fig.5 Input and output waveform test

使用I-V圖示儀對芯片各個引腳的電特性進行測試，芯片VDD對VSS之間的I-V特性曲線與良品對比存在差異，在電壓升高后(約1.0V)，出現跳變現象，跳變后，電壓在約1.3V后回落，曲線與良品基本一致，如圖6所示。該現象證明芯片在低壓段存在漏電情況。

圖6 VDD對VSS間I-V特性曲線圖Fig.6 I-V characteristic curve from VDD to VSS

芯片8個差分輸出端與VSS之間的I-V特性曲線與良品對比存在差異，典型曲線如圖7所示。樣品呈現正向導通特性，導通現象在約1.1V時跳變恢復至不導通狀態，導通時最高電流約為120μA。

圖7 輸出管腳對地I-V特性曲線圖Fig.7 I-V characteristic curve from output pins to VSS

對于圖6和圖7中的直線段，需要說明的是：由于I-V圖示儀等效為功率源，故當其增加輸出電壓時，如果電路系統出現跳變，則圖示儀會控制功率，導致I-V曲線出現跳變，到達該功率對應的下一個點，在圖像中顯示為兩點間的一條直線。

通過上述試驗可以說明，該芯片功能正常，但其VDD與輸出管腳在低壓段對地存在漏電現象，且該漏電在1.1～1.3V左右消失，遠低于芯片正常的工作電壓。該漏電正好與萬用表測量電流重合，從而導致觀測到阻抗異常，但功能正常現象。

2.3 OBIRCH定位分析

對芯片進行OBIRCH技術定位發現：

當樣品通道輸出端DOUT1+對VSS加電壓1.04V(電流約92μA)，其芯片DOUT1+端口晶體管位置存在阻抗變化，典型形貌如圖8所示。對其他通道加壓現象一致，阻抗變化區域均為其對應的輸出晶體管。

圖8 DOUT1+對VSS加電壓1.04V時OBIRCH形貌Fig.8 The appearance of OBIRCH when DOUT1+ applies a voltage of 1.04V to VSS

當VDD對VSS施加電壓1.0V時，電流約221μA(良品為50μA，存在漏電)，在4個通道共8個輸出端口，芯片晶體管位置存在阻抗變化，典型形貌如圖9所示。由芯片設計可知，該阻抗異常的區域為該芯片的ESD防護電路。

圖9 VDD對VSS加電壓1.0V時OBIRCH形貌Fig.9 The appearance of OBIRCH when VDD is applied to VSS with a voltage of 1.0V

當VDD對VSS施加電壓升高至1.3V/3.3V時，電流約201μA/2.37mA(良品為221μA/2.38mA，電流基本一致)，芯片的阻抗變化區域相比良品未見明顯差異，輸出晶體管處未見阻抗變化，典型形貌如圖10和圖11所示。

(a) 失效芯片

(b) 同批次對比樣片

(a) 失效芯片

(b)同批次對比樣片

由上述測試結果可總結以下情況：

1)該芯片在遠低于正常工作電壓的低壓段(1.3V以下)，相比良品出現了漏電(約0.4V開始)至漏電跳變消失(約1.1V)的現象，在1.3V以上至正常工作電壓段的測試結果與良品一致；

2)根據圖8和圖9的現象，可以證明ESD防護電路在低壓段存在漏電現象；

3)根據圖8～圖11的現象，可證明低壓段存在阻抗異常的區域為芯片ESD防護電路，且僅在低壓段存在阻抗異常區域，在高壓段該阻抗異常區域消失；

4)輸出端口對除ESD防護電路外的其他電路為隔離狀態，因此對差分輸出端口加壓時，反映的I-V特性為ESD防護電路的I-V特性，結合圖4和圖5，可證明ESD防護電路在低壓段確有漏電現象。

2.4 失效分析結論

經本章對該芯片的元器件失效分析試驗，可見該芯片測得的阻抗異常，但功能正常現象，并非由機械損傷引起，結合產品在異常發生前后未上電的情況，判斷該芯片表現的異常現象為靜電致損。

由于芯片功能正常，僅在手持式萬用表下測得其輸出管腳對地阻抗異常，判斷該芯片的靜電損傷類型為靜電軟擊穿。具體表現為：該芯片輸出管腳在遠低于正常工作電壓的低壓段(1.3V以下)出現了漏電現象，且該漏電現象在1.1～1.3V左右消失，在1.3V以上至正常工作電壓段，該芯片特性正常。

3 電路機理分析

3.1 芯片電路設計與功能概述

經分析，確定導致阻抗異常的原因發生在該芯片的ESD防護電路上，其內部功能區域的簡化劃分如圖12所示。片內共有2塊ESD防護電路，對稱分布，每塊ESD防護電路被2對4路差分輸出共用，即每4路差分輸出端口到芯片功能電路之間的線路上并聯了1塊ESD防護電路。芯片輸出阻抗異常系差分輸出端口的ESD防護電路中第三級NMOS管出現損傷，導致ESD防護電路無法正常工作。而輸入端口與使能端口未經過ESD防護電路，在此次靜電中并未受到影響，芯片功能電路亦未被損傷，因此芯片功能依然正常。

圖12 芯片內部功能區塊情況Fig.12 The functional blocks of the chip

差分輸出端口的ESD防護電路如圖13所示。虛框中的電路是4個差分端口共用的，即虛框中的電路有異常時將影響到4個端口的阻抗特性。該芯片對稱的有2個這樣的電路，分別被4個差分端口共用。同時為防倒灌，輸出管腳與芯片功能電路設計為二極管隔離狀態，即從差分端口加電壓時，只要電壓不高于二極管的反向擊穿電壓，輸出端口進入的電壓不會對芯片功能電路產生影響。

圖13 LVDS差分輸出端口ESD防護電路Fig.13 The ESD protection circuit of LVDS differential output port

由于該部分電路為4個端口共用，由二極管進行隔離，且輸出阻抗特性一致，因此發生損傷處應為公共部分，可簡化為一路差分輸出端口進行分析，以DOUT2-為例。

圖13中的反向后，使Q5關斷，進而使Q7關斷，使低阻通路消失，以避免該電路影響芯片功能電路的正常工作。

MOS管分為四級電路，第一級為Q1、Q2管，第二級為Q3、Q4管，第三級為Q5、Q6管，第四級為Q7管。其中，Q1、Q3、Q5為P溝道MOS管，Q2、Q4、Q6、Q7為P溝道MOS管。且這些MOS管設計為漏極(D)、源極(S)不分，即對于NMOS管，兩極中電壓更低的一極為S極，另外一極為D級；對于PMOS管則相反。在這種情況下，MOS管的體二極管始終反偏。

其中，Q1管將D極、S極接在一起時,MOS管等效為G極與D、S極之間的一個平板電容器;其余MOS管均為開關(電阻)接法。此外，Q7管相比其他管體積更大。

靜電防護電路的機理為：當靜電進入時，Q1快速反應(1～10ns)，在其他電路未建立通路時，提供一個低阻通道將靜電電流由ESD防護電路泄放掉。

靜電防護過程為：當靜電到達Q1的D、S極時，Q1將D、S極的上升沿電壓耦合至G極，使其G極變為高電平，使Q7導通，靜電通過Q6、Q7同時泄放，進而完成ESD保護功能。

Q2的作用為:當電壓到達電路的穩態工作電壓后，Q2打開導致Q1、Q3、Q4的G極為低電平,進而使Q7關斷，低阻通路消失，以避免該電路影響芯片功能電路的正常工作。

3.2 失效機理分析

導致異常的MOS管為Q6管，并擊穿為一個電阻狀態，等效電路如圖14所示。

圖14 Q6擊穿后的等效電路Fig.14 The equivalent circuit after breakdown of Q6

對Q6擊穿后的等效電路分析有以下前提：

1)圖中二極管導通電壓不定，存在亞閾值區域，與工藝、面積、電流等均有關系，一般在0.4～0.6V左右完全導通；

2)圖中的MOS管強導通電壓閾值為0.7V，即在G、S極之間加電壓超過0.7V時(NMOS管柵源電壓Vgs>0.7V，PMOS管Vgs<-0.7V)，MOS管的D極與S極導通，等效為一個極小的電阻;

3)圖中PMOS管存在亞閾值區，即當Vgs電壓處于亞閾值區內時，D與S極之間存在微弱導通現象，有微弱電流流過(漏電),并隨著G極的電壓逐漸增大，漏電逐漸增加，直至達到強導通狀態；

4)初始狀態下，可認為MOS管的G極接近零電平電位。

基于上述前提，對異常電路進行分析，以對DOUT2-輸出管腳加正向電壓Vin為例，設定二極管導通電壓均為0.4V：

1)Vin<0.4V時，D2不導通，該電路中無電流流過。

2)Vin>0.4V時，D2導通，經過D2壓降后，電壓為V=Vin-0.4。

3)Vin>0.4V，但<1.1V時，此時電路狀態為：

Q1等效為電容，可忽略；

Q2由于Vgs未達到閾值電壓0.7V，不導通，其D極等效為斷路/零電位狀態；

Q3由于G極為斷路/零電位狀態，即使發生弱導通，也會因Q4的G極為斷路/低電平的不導通狀態而沒有電流通路，故Q3、Q4無電流流過；

Q5由于G極為斷路/零電位狀態，而S極電壓0.4V

圖15 0.4V

該段亞閾值區的微弱漏電現象對應失效分析試驗中測得的I-V特性曲線,標注如圖16所示。

(a) VDD對VSS I-V特性曲線

(b)輸出端口對VSS I-V特性曲線圖16 0.4V

Q7由于G極未達到導通閾值，不導通。即Vin處于該范圍內時，Q6上有電流流過，萬用表測得該電流，即會造成測得阻抗降低的現象。由于弱導通現象在越接近強導通閾值時越強，因此在輸出管腳處測得的電流隨著輸入電壓的增大而逐漸增大，與電壓大于0.4V后I-V特性曲線相比，良品出現大幅度偏高的試驗現象匹配。

4)Vin>1.1V時，由于D2壓降導致Q2的G極剛達到0.7V的導通閾值，此時Q2立即導通，D極被拉至低電平，使Q3與Q4組成的反相器輸出高電平，即加在Q5的G極上的電平為高。此時，由于Q5的S極電平也為高，即Vgs趨近于0，因此Q5關斷，消除了電流通路，Q6上沒有電流通路流過，Q7此時也由于G極為低電平而不導通，如圖17所示。

即Vin>1.1V時，該電路上的電流通路消失，與在1.1～1.3V時管腳的I-V特性曲線恢復到與良品一致的現象相匹配，如圖18所示。

圖17 Vin>1.1V時的電路情況Fig.17 Circuit when Vin>1.1V

(a) VDD對VSS I-V特性曲線

(b) 輸出端口對VSS I-V特性曲線圖18 Vin>1.1V時的I-V特性曲線Fig.18 I-V characteristic curve when Vin>1.1V

經上述電路分析，當Q6被擊穿為一個電阻時，電路現象與測得的情況一致，可認為阻抗異常情況與上述分析一致。

3.3 靜電擊穿可行性與靜電來源分析

基于上述分析，進行NMOS管Q6被擊穿的可行性分析，主要判據有：

1)因測試中發現8個端口都出現了同樣的問題，因而基本可以排除電應力來自于差分端口，電應力預計來自于如VDD、VSS這樣的公共端口，可以從二極管直接加載到ESD防護電路中；

2)由于在測試發現異常前后電路未上電，且焊接電阻的操作與地密切相關，故懷疑導致電路損傷的電應力來自于VSS；

3)NMOS管本身相對PMOS管更容易被擊穿，且如電應力來自于VSS，則首先受到沖擊的也是與地更近的NMOS管，更加容易使NMOS管被擊穿；

4)Q6被擊穿后的電路模型符合試驗現象：如果是Q2、Q4被擊穿，則由于其D極與S極之間沒有電流通路無法產生電流，如果是Q7被擊穿，則電流通路一直存在，應始終存在漏電現象，而不會在電流增大后漏電消失；

5)由ESD防護機理分析可知，在對靜電進行泄放時，Q6與Q7將承受相同的電壓與電流，而Q7相比Q6面積更大，承受能力更強，因此當靜電進入時，Q6比Q7更容易被擊穿。

結合電路機理分析與上述可行性分析，該芯片使用過程中存在Q6被擊穿的可能。結合發現異常前后產品未上電的情況，推斷該芯片阻抗異常的原因為靜電導致Q6被擊穿。

推測可能性最大的靜電來源為：電荷為從VSS加載進電路的負電荷，由于電荷為負，故擊穿時的電流流向與前文分析的ESD防護電流流向相同，且電荷直接沖擊Q6、Q7。同時，由于印制板外部裝配有機殼，且機殼地與印制板GND平面聯通，機殼地存在大面積區域可以引入外部靜電至印制板GND平面，因此，該種靜電途徑發生概率最大。即Q6是在對靜電進行泄放時被擊穿的，靜電途徑如圖19所示。

圖19 靜電(負電荷)進入途徑與等效電流Fig.19 Static (negative charge) entry path and equivalent current

3.4 小結

經本節電路機理分析，定位該芯片的阻抗異常現象產生的原因為：該產品在轉運和焊接過程中印制板受到靜電沖擊，導致LVDS驅動芯片內部ESD保護電路中的一個NMOS管被擊穿為等效的電阻(由于片內有2塊一樣的NMOS管，故實際有2個對稱的NMOS管被擊穿)。且推測該靜電大概率為從印制板GND平面進入的負電荷靜電。

此外，在此種失效模式下，該芯片在一定程度上可以認為未失效：

1)該芯片在正常工作電壓下，通信能力仍然正常，即內部主要功能電路未受損；

2)在本文中的失效模式下，ESD防護電路中雖然一個NMOS管(Q6)被擊穿成為一個等效電阻，但該等效電阻并不影響該ESD防護電路在靜電進入時的啟動，Q6與Q7仍然可以作為靜電泄放通道來釋放靜電,即該ESD防護電路仍然具有靜電防護作用；

3)該芯片的漏電現象在1.3V以上消失，故不影響該芯片在正常工作電壓下的工作，即該芯片在正常工作電壓下與正常芯片沒有差異。

4 結 論

本文研究了一種接口芯片在靜電打擊下的靜電軟擊穿現象，具體表現為該芯片的輸出引腳對地阻抗從正常的>500MΩ降低至0.82MΩ，但該芯片上電后，功能正常，并未產生失效。基于元器件失效分析的方法，將異常區域定位到了該芯片的ESD防護電路。基于對該ESD防護電路的分析，確定了受到靜電影響的器件為靜電防護電路中第三級中的NMOS管被擊穿，并等效成為一個電阻。該擊穿使得該芯片在1.1V以下時，其上方的PMOS管在亞導通狀態下的漏電經過該NMOS管流經芯片的地信號，從而被手持式萬用表測得，使得表顯阻抗明顯降低。

但該失效模式下，該芯片的功能電路未受損，且受到一定影響的ESD防護電路依然具有靜電防護功能。僅因低壓段漏電使手持式萬用表測得其對地阻抗降低，且該漏電現象在芯片正常工作電壓下消失，故不能充分認定該芯片已經失效，即阻抗異常并不是芯片失效的充分條件。

目前，航天基于接口芯片測量的方法對產品狀態進行初步判定，當發現阻抗異常時，則認為相關器件已經失效。但本文研究顯示，芯片受到靜電影響后，依然具備正常功能，但阻抗測試出現異常。因此，阻抗測試的異常不代表芯片失效。在實際應用中，應該根據芯片實際表現與產品使用需求進行處置。例如，若該產品為航天飛行件，則為避免存在未被發現的失效情況，保證產品的可靠性，應更換該器件；若該器件為地面試驗件，則可在芯片工作能力正常的情況下，繼續使用該器件，以節省研發成本，縮短研發周期。