前端電路設(shè)計對ADC的SFDR影響

劉文政，王德恒

(中國船舶重工集團公司第七二三研究所，江蘇 揚州 225101)

0 引 言

模數(shù)轉(zhuǎn)換器(ADC)技術(shù)飛速進步，采樣速率越來越高，帶寬越來越寬，無雜散動態(tài)范圍(SFDR)是其中的一項重要性能指標。SFDR衡量的只是相對于轉(zhuǎn)換器滿量程范圍(dBFS)或輸入信號電平(dBc)的最差頻譜偽像，是轉(zhuǎn)換器的主要性能指標之一，改善轉(zhuǎn)換器的SFDR對提高轉(zhuǎn)換器的性能具有很重要的作用。

在ADC電路設(shè)計時，采樣時鐘、電源以及前端電路設(shè)計是影響ADC性能指標的三大主要原因。時鐘和電源設(shè)計時需根據(jù)指標選擇符合要求的芯片，其質(zhì)量一般取決于芯片本身的質(zhì)量。而前端電路設(shè)計同樣影響著ADC的SFDR性能，很多設(shè)計要點往往會被忽略。

本文重點分析了ADC的前端電路對SFDR性能的影響，并有效結(jié)合了TI的ADC12D1000的設(shè)計案例，提出了器件選型和設(shè)計的注意點，同時在軟件上進行優(yōu)化，對工程有一定的借鑒意義。

1 電路設(shè)計中SFDR的影響因素分析

在ADC中，SFDR指載波頻率(最大信號成分)的均方根(RMS)幅度與次最大噪聲成分或諧波失真成分的RMS值之比。SFDR是由系統(tǒng)動態(tài)范圍決定的，如果輸入信號超出了 ADC本身的線性度，則會嚴重影響動態(tài)范圍，而限制系統(tǒng)動態(tài)范圍的最大限制因素通常是二次和三次諧波失真[1]。

電路設(shè)計中，常規(guī)ADC 前端及外圍模塊組成如圖1所示，模擬信號從SMA接插件輸入后，經(jīng)過差分驅(qū)動電路轉(zhuǎn)為差分信號進入ADC，采樣處理后輸出數(shù)字信號。電源的噪聲和紋波，采樣時鐘的抖動和諧波以及前端電路設(shè)計中產(chǎn)生的失衡等都會影響SFDR性能。

圖1 ADC前端及外圍模塊組成

1.1 電源

ADC的供電一般分數(shù)字和模擬的部分，電壓種類相對繁多。電源產(chǎn)生的噪聲頻率和紋波必定會存在，影響ADC的SFDR性能。本設(shè)計中輸入為+12 V,先由開關(guān)電源轉(zhuǎn)化為較低電壓，再選用紋波更低的線性電源芯片產(chǎn)生相應(yīng)的電壓，電源布局遠離模擬部分，同時做好電源管腳的濾波設(shè)計。

1.2 采樣時鐘

采樣時鐘的質(zhì)量好壞直接會影響到 ADC性能，相位抖動是時鐘的一個重要指標。時鐘的抖動是指時鐘編碼過程中采樣間的不一致性，會導(dǎo)致模擬輸入信號的實際采樣時間的不確定，影響采樣輸出頻譜上的寬帶噪聲，從而降低 ADC 的噪聲基底性能[2]。采樣時鐘的抖動一定會帶來信噪比的降低，還會產(chǎn)生干擾雜散，從而影響ADC的SFDR指標。

本設(shè)計中采用TI的ADC12D1000芯片，采樣時鐘為1 GHz，在輸入信號為1 500～2 000 MHz時，比如要求有效位數(shù)在8以上，根據(jù)以下公式可以推算出系統(tǒng)抖動的要求：

(1)

式中:tj表示系統(tǒng)抖動;Vin為輸入信號的峰峰值;VFSR為ADC最大量程;N為有效位數(shù);Fin為模擬輸入最大信號頻率。

系統(tǒng)抖動主要由時鐘抖動和孔徑抖動造成，其關(guān)系式為：

(2)

式中：tck表示時鐘抖動；taj表示ADC本身的孔徑抖動。

手冊上可查詢ADC本身的孔徑抖動taj=0.2 ps。根據(jù)公式(2)可以算出時鐘抖動tck最大不能超過0.23 ps，如果要求更高的有效位數(shù)，則要求時鐘抖動得更小。因此需要對時鐘芯片進行嚴格選型，選擇時鐘抖動性能符合系統(tǒng)設(shè)計的時鐘芯片，盡可能降低系統(tǒng)的時鐘抖動。

1.3 前端電路

為了具有良好的共模噪聲抑制能力，高速ADC一般采用差分輸入結(jié)構(gòu)。如圖2所示，前端電路并不是點對點的簡單鏈路，前端電路包括SMA連接器、差分驅(qū)動電路、阻容網(wǎng)絡(luò)以及傳輸線等。傳輸路徑阻抗不連續(xù)和元件本身特性帶來的失衡都會造成信號失真，從而影響ADC的SFDR 性能。

圖2 ADC前端原理圖

2 ADC前端電路設(shè)計

在采樣率較高時，一般選擇巴倫系統(tǒng)作為前端驅(qū)動器，能夠更好地保持SNR和SFDR性能。本設(shè)計中，前端電路原理設(shè)計如圖2所示，信號從SMA接插件進來后經(jīng)過巴倫轉(zhuǎn)成差分信號，再經(jīng)過電容耦合后進入ADC。

巴倫選擇主要考慮插入損耗、反射損耗、相位不平衡度、幅度不平衡度這幾個技術(shù)參數(shù)。不同廠家、不同型號的指標均不一樣，比如本次選用Mini公司的TC1-1-13 M，如表1所示，在不同頻點各項技術(shù)參數(shù)存在明顯差異，因此在巴倫選擇的時候需要結(jié)合信號輸入要求綜合考慮巴倫型號。

2.1 阻抗不連續(xù)帶來失衡

本次設(shè)計中，阻抗按照單端50 Ω、差分100 Ω來設(shè)計。從表1可以看到，巴倫的插入損耗和回波損耗隨頻率而改變，這會影響整個鏈路的阻抗。

插入損耗指信號輸入時引起的損耗，具體為信號輸入前后功率之比，計算公式如下：

表1 TC1-1-13 M的技術(shù)參數(shù)

(3)

式中：IL表示插入損耗；Z2表示實際阻抗；Z1表示理想阻抗。

比如輸入信號在1 500～2 000 Hz時，LI在1 dB左右，Z1=50 Ω，可計算出Z2=56 Ω。

回波損耗指入射功率與反射功率之比：

(4)

式中：LR表示回波損耗；Z2表示輸入端實際阻抗；Z1表示理想阻抗。

比如輸入信號在1 500～2 000 Hz時，LR值在16 dB左右，Z1=50 Ω，可計算出Z2=36 Ω，選取的巴倫電壓為1∶1，那差分端的阻抗為72 Ω。

同時前端SMA接插件的插入損耗和回波損耗、器件焊盤與傳輸線寬度的差別，都會造成阻抗不匹配，不可避免會帶來信號失真的問題，從而降低SFDR的性能。因此在設(shè)計中，首先選擇特性較好的SMA接插件，權(quán)衡各方面選擇合適的巴倫，然后在布局時器件都在一面，傳輸線走表層，減少過孔的存在，盡量保證阻抗的連續(xù)性。比如采用隔層參考的方式，來使焊盤處的阻抗接近50 Ω。

2.2 信號相位不平衡

理想差分信號輸出情況為：

Vout+=k1(Vin)+k2(Vin)2+

k3(Vin)3+…

(5)

Vout-=k1(-Vin)+k2(-Vin)2+

k3(-Vin)3+…

(6)

Vout+-VOUT-=2k1(Vin)+

2k3(Vin)3+…

(7)

理想情況下，式(7)中不存在偶次諧波，但實際情況卻是非理想的，2路信號存在相位的不平衡，這樣式(5)～(6)就會產(chǎn)生偶次諧波[3]。信號經(jīng)巴倫差分轉(zhuǎn)換時，由于自身特性會產(chǎn)生不平衡(如圖3所示)，差分對的一端會比另一端提前。

圖3 巴倫信號轉(zhuǎn)換示意圖

比如本設(shè)計中主要采集1 500～2 000 MHz的信號，從圖3中看出巴倫自身相位不平衡度在0.89～1.28°。同時，差分信號在傳輸過程中也會帶來相位的失衡。產(chǎn)生的相位不平衡會導(dǎo)致基波信號諧波功率增加，從而惡化SFDR的性能。因此，必須根據(jù)輸入要求，選取適合的巴倫，同時電容前后的差分傳輸線必須嚴格等長，盡量降低相位的不平衡。

2.3 信號幅度不平衡

差分信號采集系統(tǒng)前端的另一不平衡是信號幅度不平衡，比如表1中，巴倫幅度不平衡度在不同的頻點也不同，1 500～2 000 MHz的信號幅度失衡大概在0.29 dB～0.71 dB。另外傳輸路徑上的阻抗不連續(xù)和電容失真等問題也會造成信號的失真，導(dǎo)致幅度不平衡變大。這會在后期快速傅里葉變換(FFT)計算SFDR值的過程中減小基波信號的全功率，從而降低 SFDR的dBc值。

圖4 I通道寄存器的位描述

圖5 I通道寄存器優(yōu)化前后SFDR結(jié)果對比圖

但是相對相位不平衡度而言，幅度不平衡度帶來的影響較小，而且在后期軟件中，通過寄存器優(yōu)化，幅度問題也相對便捷。比如，本次設(shè)計的ADC12D1000的I通道可通過SPI接口對寄存器調(diào)整ADC的幅度平衡度(如圖4所示，可通過寄存器最多調(diào)整45 mV的偏置，并可以通過OS位進行正負調(diào)整。

優(yōu)化后的結(jié)果如圖5所示，利用寄存器調(diào)整采樣信號的幅度偏置。同一個頻率點，相同輸入功率下，采樣結(jié)果提高了2 dB。

3 結(jié)束語

本文結(jié)合具體電路設(shè)計，重點分析了ADC前端電路設(shè)計對SFDR的影響，并根據(jù)分析結(jié)果對器件進行了選型以及對電路設(shè)計提出了要求，同時后期通過軟件優(yōu)化提高了SFDR性能，對ADC的前端設(shè)計有一定的借鑒意義。