存儲器中的一種新型電荷泵電路

高敬 張志浩 曹江中

摘要：隨著片上系統電源電壓的降低，存儲器內部電荷泵電路的電壓增益不斷減小。為提高低電源電壓下電荷泵電路的效率，提出了一種新型四相位時鐘電荷泵電路，結構采用兩路錯位時鐘驅動電路并將雙支路四相位時鐘電荷泵電路并聯進行輸出，消除了閾值電壓的損失，有效地提高了電荷泵電路的輸出電壓，縮短了到達相同電壓的時間。最后在TSMC0.18μm工藝下，對電路進行了仿真驗證。

關鍵詞：存儲器;四相位時鐘;電荷泵

中圖分類號：TP391? ? ? ? 文獻標識碼：A

文章編號：1009-3044（2019）28-0263-03

1 引言

電荷泵電路的作用類似于變壓器，可以將電源電壓一級級抬升，直到達到目標電壓為止。電荷泵電路由晶體管和電容組成，是存儲器解決片內升壓問題的電路。電荷泵電路常用于產生高于電源電壓或低于接地電壓的直流電壓。高壓用于執行非易失性存儲器的編程和擦除操作[1]，低壓可用于驅動開關電容電路的模擬模塊[2]。衡量電荷泵的關鍵性能指標之一是輸出效率，高效率的電荷泵能為電路提供更高更穩定的電壓。

本文提出一種基于傳統四相位時鐘電荷泵結構的新型電荷泵。該電荷泵的輔助電容不僅僅起輔助作用，而且參與到電壓升高的過程，有效地提高了電荷泵電路的輸出電壓，縮短了到達相同電壓的時間，同時采用兩路錯位時鐘驅動電路并將雙支路四相位時鐘電荷泵電路并聯進行輸出，減小輸出電壓紋波。

2 四相位時鐘電荷泵

在最早的Dickson電荷泵[3]中，由于使用二極管連接方式作為開關晶體管，在電荷傳輸過程中，每一次經過開關進行電荷傳輸時，均存在大小為閾值電壓的電壓損失，因此輸出電壓表達式為：

式中[VDD]表示電源電壓，N表示電荷泵級數，C表示泵浦電容，[CS]表示節點寄生電容，[Vclk]表示時鐘電壓幅度，[VTH]表示閾值電壓。由上式可以看出，電荷泵電路的輸出電壓與閾值電壓有關，且隨著泵級數的不斷增多，閾值電壓的損失更加嚴重，限制了電荷泵的最大可輸出電壓。消除閾值電壓影響的一種方法為采用四相位時鐘電荷泵結構[4，5]，其電路結構和時鐘信號如圖1所示，其采用非交疊時鐘信號控制電路，是為了防止短路和電容漏電，提高電荷泵電路的性能[6]。

（a）電路結構

（b）時鐘信號

四相位時鐘電荷泵的傳輸管D1～D5和輔助管FP1～FP5均采用NMOS晶體管，其利用輔助電容C5～C9以及輔助晶體管使傳輸晶體管在導通時工作在深三極管區，消除了閾值電壓損失，以第2級和第3級為例對電路的工作原理進行分析如下。在T1時刻，clk1由高電位變為低電位，clk2和clk3均處于低電位，FP2管截止。在T2時刻，clk2由低電位變為高電位，節點4的電壓升高，FP2管導通，同時由于D2管在T1時刻已經截止，所以節點4的電荷不會向節點3進行回流。在T3時刻，clk4由高電位變為低電位，節點5的電壓降低，FP3管和D3管均截止。在T4時刻，clk3由低電位變為高電位，clk4為低電位，節點2的電壓升高，D3管導通，節點5的低電位與節點4的高電位相同。在T5時刻，clk3由高電位變為低電位，節點2的電壓降低，導致D3管截止。在T6時刻，clk4由低電位變為高電位，節點3的電壓升高，由于D3管在T5時刻已經截止，節點5的電荷同樣不會出現回流現象。在T7時刻，clk2由高電位變為低電位，導致FP2管截止。在T8時刻，clk1由低電位變為高電位，節點1的電壓升高，D2管導通，泵浦電容C2和C3發生電荷共享，因此節點4和節點3的電壓相同。

電路工作在上述循環過程中，電壓從VDD持續升高。相比于Dickson電荷泵，四相位時鐘電荷泵的傳輸晶體管由于在導通時處于深三極管區，消除了閾值電壓損失，因而具有較高的輸出電壓。

3 新型電荷泵結構

本文提出了一種新型電荷泵結構，電路結構和時鐘信號如圖2所示。在傳統四相位電荷泵電路的基礎上，新型結構中輔助管采用PMOS晶體管替代傳統四相位電荷泵中的NMOS晶體管，而傳輸管仍然采用NMOS晶體管。此結構由于輔助電容不僅僅起輔助作用，而是參與到電壓升高的過程，因而有效地提高了電荷泵電路的輸出電壓，縮短了到達相同電壓的時間。同時采用兩路錯位時鐘驅動電路并將雙支路四相位時鐘電荷泵電路并聯進行輸出，減小了輸出電壓紋波。

（a）電路結構

（b）時鐘信號

以電荷泵電路的下支路的第2級和第3級為例分析其工作原理，將時鐘信號分為8個時刻。在T1時刻，clk1由低電位變為高電位，節點1的電壓升高，此時DN2管導通，DP2也導通，節點3的電荷向節點4進行傳輸，因此節點4的電壓升高，同時，節點1的電荷向節點3進行傳輸，節點3的電壓會進一步升高，進而將節點4的電壓升高的更多。在T2時刻，clk1由高電位變為低電位，DN2管截止。在T3時刻，clk2由低電位變為高電位，節點4的電壓經前一過程升高之后再一次進行升高。在T4時刻，clk4由高電位變為低電位時，節點3和節點5的電壓降低。在T5時刻，clk3由低電位變為高電位，與T1時刻類似，節點2的電壓升高，DN3管導通，DP3管也導通，節點4向節點5進行電荷傳輸，進而升高節點5的電壓，同時，節點2的電荷向節點4進行傳輸，進一步升高節點4的電壓，進而將節點5的電壓升高的更多。在T6時刻，clk3由高電位變為低電位，節點2的電壓降低，此時DN3管截止。在T7時刻，clk4由低電位變為高電位，節點5的電壓經前一過程升高之后再一次升高。在T8時刻，clk2由高電位變為低電位，節點4的電壓降低，準備接受節點3進行電荷傳輸以升高電壓。

4仿真結果

在TSMC 0.18μm工藝下，只有電容負載的情況，電源電壓和時鐘電壓幅度均為1.8V，對本文提出的新型電荷泵和傳統電荷泵進行對比仿真，仿真結果如圖3所示。進行對比仿真時，兩種電荷泵電路的仿真條件相同，并均采用雙支路并聯電路結構，其中new表示本文提出的新型四相位時鐘電荷泵，con表示傳統四相位時鐘電荷泵。

由圖3中可以看出，在仿真條件相同的條件下，相較于傳統四相位時鐘電荷泵，本文設計的新型電荷泵電路具有較高的輸出電壓，到達相同電壓的時間更短。新型電荷泵設計的版圖如圖4所示，由占大部分面積的電容和一些高壓MOS管組成，并對其進行DRC、LVS驗證和寄生參數提取之后的后仿真結果如圖5所示，仿真條件與前仿真相同。由圖5中可以看出，經過寄生參數提取之后對電荷泵進行的仿真，與前仿真區別較小。

5結束語

本文提出了一種基于傳統四相位時鐘電荷泵的新型電荷泵結構，通過輔助電容參與到電壓升高的過程，同時采用兩路錯位時鐘驅動電路并將雙支路四相位時鐘電荷泵電路并聯進行輸出，減小輸出電壓紋波。采用TSMC 0.18μm工藝對電路進行了仿真驗證，結果表明電荷泵有效地提高了電荷泵電路的輸出電壓，并完成了電荷泵的版圖設計和后仿真。

參考文獻：

[1] Kawahara T ， Kobayashi T ， Jyouno Y ， et al. Bit-line clamped sensing multiplex and accurate high voltage generator for quarter-micron flash memories[J]. IEEE Journal of Solid-State Circuits， 1996， 31（11）：1590-1600.

[2] Wu J T ， Chang Y H ， Chang K L . 1.2V CMOS switched-capacitor circuits[C]// 1996 IEEE International Solid-State Circuits Conference. IEEE， 1996.

[3]Dickson， J. F . On-chip high-voltage generation in MNOS integrated circuits using an improved voltage multiplier technique[J]. IEEE Journal of Solid-State Circuits， 1976， 11（3）：374-378.

[4] KuriyamaM ，Atsumi S ， Umezawa A ， et al. A 5 V-only 0.6 μm flash EEPROM with row decoder scheme in triple-well structure[C]// IEEE International Solid-state Circuits Conference. IEEE， 1992.

[5] SteenwijkV ，Hoen， Wallinga. Analysis and Design of a Charge Pump Circuit for High Output Current Applications[C]// European Solid-state Circuits Conference. IEEE， 1993.

[6] 萬悅， 呂堅， 周云， 等. 一種具有對稱結構的低損耗低紋波電荷泵[J]. 微處理機， 2018， 189（3）：3-7.

【通聯編輯：唐一東】