一種基于ADF4360-9和FPGA的合成時鐘源設計

陳楊夢， 張偉昆,2

(1.桂林電子科技大學 電子工程與自動化學院，廣西 桂林 541004；2.中國人民解放軍91872部隊)

在電子系統相關領域，時鐘系統至關重要，是電子系統的脈搏，諸如電路系統、雷達系統、通訊系統等電子信息系統對時鐘有嚴格的低相位噪聲要求[1]，但直接制造低相位噪聲的晶振難以實現。針對這一問題，設計了一種合成時鐘源，即利用FPGA技術，結合外圍硬件電路，控制時鐘芯片的輸出[2]，產生穩定的時鐘源。在該時鐘源合成技術中，鎖相環是基礎，它是一種典型的反饋控制電路，可以抑制噪聲和大大降低雜散干擾，而電荷泵鎖相環是它的一種結構，易于集成和追蹤，且捕獲范圍廣。該合成時鐘源制作相對簡單，穩定度高，電路功耗低，成本和性能均遠優于直接制造晶振。

1 ADF4360-9時鐘芯片及工作原理介紹

1.1 芯片內部結構

ADF4360-9時鐘芯片集成了壓控振蕩器和整數N分頻器，VCO的輸出頻率范圍為65～400 MHz，其中DIVOUT引腳輸出VCO被分頻后的COMS時鐘，分頻系數范圍為2～31，VCO分頻后的頻率還可以再分頻，MCU經由簡單3線SPI接口控制全部片上寄存器。該時鐘芯片內部包括24位的R寄存器、N寄存器、控制寄存器、鑒頻鑒相器、壓控振蕩器和電荷泵，其內部功能框圖如圖1所示。

圖1 ADF4360-9內部功能框圖

1.2 工作原理

將ADF4360-9的參考輸入引腳接入源晶振，以提供外部輸入時鐘[3]，并在CP引腳和VTUNE引腳之間設計一個環路濾波器。外部輸入時鐘被14位R計數器分頻，以獲取進入相位頻率檢測器的參考時鐘FPFD，由18位N分頻器得到的反饋頻率也進入相位頻率檢測，頻鑒相器對比2個信號的相位與頻率差，并在電荷泵啟用時產生控制信號到電荷泵的輸入端，CP引腳產生Icp到環路濾波器電路的輸入端，環路濾波器產生控制電壓驅動內部VCO，使得參考時鐘FPFD與從N分頻器出來的信號同頻同相,VCO頻率輸出為FPFD的N整數倍。該過程如圖2所示[3-5]。

圖2 時鐘芯片的工作原理圖

2 系統的設計與實現

本時鐘源的設計包括硬件和軟件2個部分，硬件部分由FPGA和ADF4360-9及外圍電路構成，軟件部分用Verilog硬件描述語言編程，通過FPGA將配置好的寄存器數據寫入ADF4360-9時鐘芯片，并編寫testbench程序進行仿真，驗證程序是否正確。系統框圖如圖3所示[6]，電源電路如圖4所示，ADF4360-9時鐘芯片電路圖如圖5所示。

圖3 系統框圖

圖4中電源電路的作用是給ADF4360-9芯片供電，電源電路是以精密的低壓差電壓穩壓器ADP3300-3為中心，通過搭建外圍電路來實現。因ADF4360-9具有數字電源(DVDD)、模擬電源(AVDD)和VVCO電源接口，所以分2路電源對其進行供電，一路對DVDD和AVDD進行供電，一路對VVCO進行供電。此外，ADF4360-9芯片還有數字地和模擬地。為了減少數字部分對模擬部分的干擾，DVDD與AVDD之間用0 Ω的電阻連接，0 Ω電阻相當于及其窄小的電流通道，一定程度上可以抑制環路電流，減弱噪聲。

3 參數的確定

本時鐘源需要確定的參數包括外部電感、環路濾波器參數、ADF4360-9芯片的3個片上鎖存器數據。

圖4 電源電路

圖5 ADF4360-9芯片電路圖

3.1 外部電感值的確定

ADF4360-9芯片的VCO頻率由外部電感值確定，且VCO頻率與電感的關系為：

(1)

其中：fo為VCO頻率；Lext為外部電感。因本系統需要150 MHz的CMOS頻率，故利用DIVOUT引腳輸出VCO的2分頻頻率，即VCO頻率為300 MHz，經計算得到電感為27.7 nH。此外，需特別注意的是，所用的電感必須是高Q值的線繞式電感，才能起振。系統中采用的是Coilcraft 0805CS系列的RF電感，PCB布線時，2個電感要左豎右橫垂直放置，避免互感。此外，電感到時鐘芯片和到接地面的走線在允許的范圍內要盡可能地短。

3.2 環路濾波器設計

本系統設計的是三階無源環路濾波器[7]，且鑒相頻率FPFD設置為1 MHz，環路濾波器帶寬一般設置為FPFD的1/10～1/20，本系統設置為FPFD的1/20，即50 kHz，相位裕量設置為45°，根據ADI官方網站的ADIsimPLL軟件仿真得到環路濾波器的參數，分別為C1=151 pF，C2=2.06 nF，R1=5.42 kΩ，R2=11.1 kΩ，C3=69 pF，考慮實際電阻電容標稱值，通過不斷地修改、焊接、測試，最終確定的環路濾波器參數為C1=150 pF，C2=2.2 nF，R1=5.6 kΩ，R2=12 kΩ，C3=56 pF。環路濾波器電路如圖6所示。

圖6 環路濾波器電路

3.3 寄存器數據的確定

需要寫入ADF4360-9芯片中的數據依次是計數鎖存器R的值、控制鎖存器的值、計數鎖存器N的值。在鎖存器R中，第2～15位用來設置計數器分頻比，分頻范圍為1(00…001)～16383(111…111)，參考圖2，由于本系統設置的FPFD為1 MHz，外部輸入時鐘為FREFIN=20 MHz，則分頻比為FREFIN/FPFD=20。VCO頻率的另一計算方法為：

FVCO=BFREFIN/R。

(2)

其中：FVCO為VCO頻率；B為N計數鎖存器中13位計數器的分頻比為3～8191；FREFIN為輸入的外部頻率20 MHz，由式(2)計算得出B的值為300。根據ADF4360-9芯片手冊中給出的3種鎖存器的結構，確定每位的數據，3個鎖存器的最低2位決定是否被編程，如10表示R計數器被編程，00表示控制鎖存器被編程，01表示N計數器被編程。在控制鎖存器中，第5～7位對DIVOUT輸出模式進行控制，可以設置DVDD輸出、GND輸出、R分頻輸出、N分頻輸出和A分頻輸出等，可用來測試電路以及程序是否正確，第12～13位用來設置輸出功率，本系統設置的輸出功率為0 dB。在N計數鎖存器中，第2～6位用來設置VCO的分頻頻率，本系統是在DIVOUT輸出VCO的2分頻，第8～20位對B計數器編程，分頻范圍為3(00…0011)～8091(11…111)，由于計算得到的B值為300，設置分頻比為300。最后得到的寄存器數據如表1所示。

表1 寄存器數據

4 軟件控制

該時鐘源使用FPGA作為控制器，并用Verilog HDL語言編程。將ADF4360-9芯片的CLK、DATA、LE引腳分別與FPGA的3個I/O接口連接。其中：CLK為時鐘引腳；DATA為數據引腳；LE為使能引腳。表2為時序參數，圖7為配置時序圖。從圖7可看出，在每個時鐘的上升沿，數據從最高位到最低位寫入24位移位寄存器，當24位數據被寫完時，LE拉高，此時將不能再繼續發送數據，同時將存儲在24位移位寄存器中的數據鎖存到相應的寄存器中。上電后，ADF4360-9的編程順序為：先發送R計數鎖存器的值，再發送控制鎖存器的值，最后發送N計數鎖存器的值。在控制鎖存器和N計數鎖存器之間必須添加時間間隔，這個時間隔要大于等于15 ms,這期間ADF4360-9在上電初始化中進行短暫的動作設置，使該芯片能夠準確地鎖定到設定的VCO頻率上。

表2 參數說明

圖7 配置時序圖

程序設計了A、B兩個狀態機，狀態機A用來發送寄存器數據，每發完一個數據后，會向狀態機B發送enable_i=1指令，狀態機B接收到指令后，從高位到低位依次發送24 bit數據，數據全部發送完后，向狀態機A發送busy_o=0指令，狀態機A接收到指令后，發送下一個數據。程序流程圖如圖8所示。

圖8 程序流程圖

編寫testbench文件，利用ModelSim軟件對時序進行仿真，以驗證程序及時序的正確性。由于發送的第2個數據與第3個數據之間有大于15 ms的延時，本設計延時30 ms。由于延時時間較長，在ModelSim軟件同一界面中不能同時觀察到3個數據。圖9為延時30 ms之前的數據，圖10為延時30 ms之后的數據。從圖10可看出，發送完第2個數據后，延時到30 008 000 ns時開始發送第3個數據，且從圖9、圖10可看出，時序參數滿足要求。

圖9 延時30 ms前的數據

圖10 延時30 ms后的數據

5 結果分析

5.1 DIVOUT引腳測試

對ADF4360-9的DIVOUT引腳編程，驗證電路是否正確及數據是否寫入芯片內部。將DIVOUT的引腳設置為R分頻輸出。由于本系統設定的鑒相頻率FPFD為1 MHz，通過配置寄存器，設置DIVOUT為R分頻輸出，則輸出波形為梳狀脈沖，且頻率為1 MHz。測得R分頻輸出波形如圖11所示。

圖11 R分頻輸出波形

5.2 相噪測量

用ADI公司的仿真軟件ADIsimPLL對ADF4360-9鎖相環芯片進行VCO頻率為300 MHz，DIVOUT輸出為150 MHz的仿真，得到系統的相位噪聲如表3所示。從表3可看出,總相位噪聲在偏離中心頻率10 kHz時為-84.7 dBc/Hz，在偏離中心頻率100 kHz時為-92.2 dBc/Hz。

表3 相位噪聲表 dBc/Hz

由于實驗室的頻譜分析儀無法直接測出相噪，只能測出噪聲電平，需要通過換算才能得出相噪，圖12為偏離中心頻率10 kHz時的噪聲電平，圖13為偏離中心頻率100 kHz時的噪聲電平。經換算后，偏離中心頻率10 kHz時的系統相噪為-85.20 dBc/Hz，偏離中心頻率100 kHz時的系統相噪為-86.62 dBc/Hz[8]。

圖12 偏離中心頻率10 kHz時噪聲電平

圖13 偏離中心頻率100 kHz時噪聲電平

將仿真數據與測試結果進行比較可知，相位噪聲基本一致，表明該時鐘器性能穩定。

6 結束語

應用ADF4360-9芯片和FPGA設計了一種時鐘源。本時鐘源能輸出最高頻率為150 MHz的高頻時鐘，且低噪聲、低抖動、低成本，易于維護，控制器通過改變控制字能夠得到需要的時鐘，移植性強。本時鐘可通過接口與模數/數模轉換器結合構成測試測量儀器設備，還可為有線電視設備、無線局域網等提供低抖動、低噪聲的高頻時鐘，在電子信息領域的各行各業具有較強的應用價值。