一種基于LVDS長線傳輸?shù)母呖煽啃詢?yōu)化設(shè)計

李 金，焦新泉，王淑琴，劉東海

(中北大學(xué) 電子測試技術(shù)國家重點實驗室，山西 太原 030051)

隨著電子技術(shù)的飛速發(fā)展，數(shù)據(jù)傳輸系統(tǒng)被廣泛使用于越來越多的領(lǐng)域中，如工業(yè)控制、遠(yuǎn)程通信、動態(tài)測試等領(lǐng)域.伴隨應(yīng)用的逐漸深入，人們對數(shù)據(jù)傳輸系統(tǒng)的高速性、實時性、可靠性以及傳輸距離的要求越來越高[1-3].基于某測試任務(wù)，由于測試環(huán)境惡劣，為保證測試人員的安全，數(shù)據(jù)采用長線傳輸.同時測試環(huán)境電磁干擾較大，并且采用多級電連接器連接成的長電纜，進(jìn)一步加大了數(shù)據(jù)傳輸?shù)碾y度.而單純使用LVDS接口，其信號本身傳輸?shù)木嚯x只有幾米，在如此惡劣的環(huán)境下，仍然無法完成測試任務(wù)[4-6].所以在硬件電路的設(shè)計中給發(fā)送端加入了電纜驅(qū)動器，給接收端加入電纜均衡器以補償信號在長電纜上的衰減.在此條件下對邏輯進(jìn)行優(yōu)化，設(shè)計了數(shù)據(jù)包的反饋重傳機(jī)制，并且對碼流重新編譯，設(shè)計了10B/6B編碼，對數(shù)據(jù)進(jìn)行前向糾錯，有效提高了數(shù)據(jù)長線傳輸?shù)目煽啃?

1 總體設(shè)計

在復(fù)雜惡劣環(huán)境下工作的現(xiàn)場采集設(shè)備，采集多路傳感器的模擬信號并接受PCM碼流，在FPGA內(nèi)部進(jìn)行打包編幀.數(shù)據(jù)包以8 K為單位，采用CRC校驗將產(chǎn)生的32 b校驗碼附于數(shù)據(jù)包的末尾，然后對數(shù)據(jù)進(jìn)行10B/6B編碼后輸出，當(dāng)遠(yuǎn)程控制測試設(shè)備通過上位機(jī)下發(fā)數(shù)據(jù)接收指令后，數(shù)據(jù)由LVDS接口發(fā)出，并經(jīng)過多段串行屏蔽雙絞線后由遠(yuǎn)程設(shè)備接收，上位機(jī)對接收到的數(shù)據(jù)進(jìn)行判別.為模擬現(xiàn)場多級電連接器的環(huán)境，試驗采用了1根50 m，3根10 m和3根 3 m 的電纜串聯(lián)構(gòu)成了89 m的屏蔽雙絞電纜.系統(tǒng)總體框圖如圖1 所示.

圖1 系統(tǒng)總體框圖Fig.1 Overall block diagram of the system

2 硬件優(yōu)化設(shè)計

低壓差分信號技術(shù)LVDS (Low Voltage Differential Signaling)，采用低壓擺幅和和低電流驅(qū)動輸出，具有很強(qiáng)的抗干擾性[4,7-8].DS92LV1023和DS92LV1224是美國NI公司的10 b總線型低壓差分信號板級通訊芯片組，其中DS92LV1023是高速串行差分?jǐn)?shù)據(jù)流的串化器；DS92LV1224是接收該差分?jǐn)?shù)據(jù)流并將它們轉(zhuǎn)化為并行數(shù)據(jù)的解串器[9].

在主動工作狀態(tài)下，系統(tǒng)上電后，DS92LV1023和DS92LV1224先置所有的輸出引腳為3態(tài)，然后啟動鎖相環(huán)跟蹤并鎖定本地的TCLK和REFCLK時鐘.其中LVDS發(fā)送模塊的串化器連續(xù)向所連接的被測設(shè)備中的解串器發(fā)送同步信號，當(dāng)解串器鎖相環(huán)鎖定同步時鐘成功后，串化器開始發(fā)送串行數(shù)據(jù)，LVDS發(fā)送電路如圖2 所示.

圖2 LVDS發(fā)送電路Fig.2 LVDS transmission circuit

為延長LVDS數(shù)據(jù)發(fā)送的距離，增加了電纜驅(qū)動器和均衡器，來增強(qiáng)信號的驅(qū)動能力和補償能力.驅(qū)動器和均衡器選用NS公司的CLC001AJE和CLC014AJE，CLC001AJE的傳輸速率可達(dá)622 Mbps，通過配置外圍電阻可將DS92LV1023輸出的低壓差分信號的壓差從200 mV 提升至0.9 V～1.1 V，有效增強(qiáng)了信號的驅(qū)動能力.在信號的接收端，信號經(jīng)過屏蔽，雙絞線有衰減，很容易造成碼間串?dāng)_，CLC014AJE可針對對帶寬為50～650 Mbps的信號進(jìn)行補償.恢復(fù)信號強(qiáng)度后，再通過DS92LV1224將串行數(shù)據(jù)解串[10].

3 邏輯優(yōu)化設(shè)計

為保證LVDS數(shù)據(jù)的高可靠性傳輸，在數(shù)據(jù)傳輸?shù)脑O(shè)計上采用帶CRC校驗的反饋糾錯重傳機(jī)制和線上前向糾錯編碼相結(jié)合的方式.

3.1 LVDS發(fā)送和接收邏輯

數(shù)據(jù)包以2 K為單位，在發(fā)送前采用CRC查找表的方法產(chǎn)生32 b校驗碼，附于8 K數(shù)據(jù)之后，然后對每字節(jié)數(shù)據(jù)進(jìn)行10B/6B重新編碼，將重新編碼后的數(shù)據(jù)通過LVDS接口發(fā)送至接收方.LVDS接收方接收到數(shù)據(jù)后，做先逆向解碼，然后再將2 K數(shù)據(jù)做相同的CRC運算得到校驗碼，并與接收到的校驗碼比較，若校驗碼相同，則通過422發(fā)送數(shù)據(jù)確認(rèn)指令；若校驗碼不同，說明數(shù)據(jù)包中有誤碼，則丟棄這包2 K數(shù)據(jù)，并向發(fā)送方發(fā)送重傳指令，且設(shè)置重傳3次為上限，防止因數(shù)據(jù)一直錯誤而循環(huán)重傳造成“死機(jī)”.

在數(shù)據(jù)的實際傳輸過程中，若發(fā)送方每發(fā)送 2 K 數(shù)據(jù)，均等待接收方反饋后，再通知發(fā)送下一個 2 K 數(shù)據(jù)，必然會導(dǎo)致數(shù)據(jù)傳輸速率的下降.所以，開2個4 K的RAM進(jìn)行交替緩存，實現(xiàn)兩個RAM緩存的流水線作業(yè).

如圖4 所示，對于發(fā)送方而言，數(shù)據(jù)經(jīng)過main_ctr模塊，以ping-pong的方式交替寫入2個RAM緩存，每完成2 K數(shù)據(jù)寫入后，寫緩存計數(shù)write_cnt加1，CRC_check模塊從2個RAM中同樣以ping-pong方式交替讀出，CRC校驗碼生成后附加在2 K數(shù)據(jù)之后，讀緩存計數(shù)read_cnt加1.通過計算write_cnt和read_cnt的差值，來對A，B2個RAM進(jìn)行讀寫控制，實現(xiàn)流水線作業(yè)，提高了數(shù)據(jù)傳輸效率，數(shù)據(jù)接收端原理類似.

圖4 數(shù)據(jù)傳輸鏈路設(shè)計Fig.4 Data transmission link design

3.2 CRC校驗

3.2.1 CRC校驗原理

對于要發(fā)送的信息碼M有k位數(shù)據(jù)M=(mk-1,mk-2,…,m1,m0)，k個信息位可表示為多項式M(x)的系數(shù)，即

M(x)=mk-1·xk-1+mk-2·xk-2+…+

m1·x1+m0·x0.

他開始關(guān)心女孩的身世，不僅是好奇，而是真心地希望知道。他開始關(guān)注女孩身體上的傷口，因它們的存在而感到心疼，同時，也因它們愈合得毫無疤痕而開心，就像望著一塊破碎的美玉，一點一點地復(fù)原。

(1)

發(fā)送方與接收方約定一個n階生成多項式表示為g(x)，則在式(1)兩端乘以xn得到

xnM(x)=mk-1·xn+k-1+mk-2·xn+k-2+

…+m1·xn+1+m0·xn.

(2)

xnM(x)與g(x)做模2除法運算，得到t-1階余數(shù)多項式R(x)，R(x)可表示為

R(x)=rt-1·xt-1+rt-2·xt-2+

…+r1·x1+r0·x0.

(3)

構(gòu)成t位的監(jiān)督碼附在數(shù)據(jù)M之后，將構(gòu)成的新數(shù)據(jù)M′=(mk-1,mk-2,…,m1,m0,rt-1,rt-2,…,r1,r0)發(fā)送至接收方.接收方收到后，做相同運算，與約定的的生成多項式g(x)做模2除法運算，若得到余數(shù)為0，則認(rèn)為接收到的數(shù)據(jù)正確，反之錯誤.

3.2.2 CRC校驗優(yōu)化設(shè)計

針對模2除法的運算，實質(zhì)上是通過反復(fù)移入低位，消除高位來完成的，逐位運算效率較低.優(yōu)化后的設(shè)計采用的CRC查找表法，一次可處理多位數(shù)據(jù)，大幅提高效率，有利于大數(shù)據(jù)量的運算.本設(shè)計利用4 bit查找表實現(xiàn)CRC校驗，所構(gòu)建的查找表僅為16個.

3.3 10B/6B編碼

3.3.1 10B/6B編碼原理

由線性分組碼的編碼原理可知，要求(n,k)分組碼必須滿足2r-1≥n(r=n-k)的條件，才能使用r個監(jiān)督位來構(gòu)造出r個監(jiān)督關(guān)系式[8,11]，并且利用監(jiān)督關(guān)系式來唯一確定數(shù)據(jù)中的一位誤碼有可能出現(xiàn)在的所有位置，以此來實現(xiàn)數(shù)據(jù)傳輸過程中的1位誤碼糾錯.LVDS的傳輸過程是將10 bit 數(shù)據(jù)并行發(fā)送給接口芯片進(jìn)行串化，因此至少需要4 bit的來完成對10 bit數(shù)據(jù)的監(jiān)督.

3.3.2 10B/6B編碼邏輯設(shè)計

在10B/6B的編碼中，1個完整碼組中出現(xiàn)的1位誤碼，其所在位置與編碼過程中所設(shè)定的校正子是有唯一對應(yīng)關(guān)系的，如表1 所示.

由表1 可知，當(dāng)誤碼位置出現(xiàn)在a0,a2,a3,a6,a8時，校正子S1=1，否則S1=0.因此有

S1=a0⊕a2⊕a3⊕a6⊕a8.

(4)

同理有

S2=a0⊕a1⊕a2⊕a3⊕a9,

(5)

S3=a1⊕a3⊕a5⊕a7⊕a9,

(6)

S4=a1⊕a2⊕a4⊕a7⊕a8.

(7)

表1 校正子與誤碼位置關(guān)系Tab.1 Corrector and error position relationship

對數(shù)據(jù)進(jìn)行重新編碼時選取10位數(shù)據(jù)中的高6位a9,a8,a7,a6,a5,a4為信息碼元，而低4位a3,a2,a1,a0則為監(jiān)督碼元，信息碼元為實際傳輸中的有效數(shù)據(jù)，而監(jiān)督碼元則是由監(jiān)督關(guān)系式?jīng)Q定的，由以下4個監(jiān)督方程式唯一確定

a0=a4⊕a5⊕a6⊕a9,

(8)

a1=a6⊕a8⊕a9,

(9)

a2=a4⊕a6⊕a7⊕a9,

(10)

a3=a5⊕a6⊕a7⊕a8.

(11)

由上述的4個方程式可以得到64個許用碼組，用以傳輸LVDS數(shù)據(jù).LVDS有效數(shù)據(jù)每個字節(jié)需要發(fā)送兩次，第一次發(fā)送低4 bit，第二次發(fā)送高4 bit，LVDS數(shù)據(jù)的高兩位作為高低bit標(biāo)示.LVDS數(shù)據(jù)10位數(shù)據(jù)位的具體含義見表2.

表2 LVDS數(shù)據(jù)位具體含義Tab.2 LVDS data bit specific meaning

無效數(shù)據(jù)0000011111作為同步碼，在線上空閑時發(fā)送，用于LVDS器件的鎖定和同步，本設(shè)計在數(shù)據(jù)傳輸?shù)倪^程中采用有效數(shù)據(jù)和同步碼交替發(fā)送的方式，在總線空閑時，發(fā)送端發(fā)送同步碼來填充鏈路，使數(shù)據(jù)傳輸鏈路保持通暢，這種傳輸方式既保證了有效數(shù)據(jù)碼率與發(fā)送碼率相匹配，又提高了數(shù)據(jù)傳輸鏈路的可靠性[12].同步碼因為沒有實際意義，所以沒有必要對同步碼進(jìn)行編碼，從而節(jié)省帶寬.

4 系統(tǒng)可靠性驗證

在傳輸距離為89 m，傳輸速率為330 Mbps的條件下，并且經(jīng)過10輪-40 ℃～60 ℃的溫度循環(huán)試驗的測試，讀取數(shù)據(jù)，利用上位機(jī)對數(shù)據(jù)進(jìn)行分析處理，結(jié)果為幀計數(shù)連續(xù)，沒有出現(xiàn)丟數(shù)、多數(shù)和誤碼的現(xiàn)象，實現(xiàn)了LVDS數(shù)據(jù)的高可靠性長線傳輸.原始數(shù)據(jù)如圖5 所示，其中55AA為幀同步字，146F為幀標(biāo)志，每一幀還包括4 B的幀計數(shù).

圖5 原始數(shù)據(jù)Fig.5 Raw data

5 結(jié)束語

本文對利用LVDS來進(jìn)行長線傳輸?shù)南到y(tǒng)分別從硬件和軟件2個方面做出了優(yōu)化設(shè)計，硬件方面增加信號的驅(qū)動和補償能力，軟件方面加入CRC校驗算法和10B/6B編碼算法，提高了數(shù)據(jù)傳輸?shù)目煽啃?經(jīng)試驗驗證，經(jīng)過優(yōu)化后的該系統(tǒng)運行穩(wěn)定、可靠性高，能夠在多級電連接器串聯(lián)的89 m長電纜上，以330 Mbps的傳輸速率實現(xiàn)零誤碼率傳輸.