InGaZnO薄膜晶體管背板的柵極驅動電路靜電釋放失效研究

馬群剛 周劉飛 喻玥 馬國永 張盛東?

1)(北京大學信息工程學院,深圳 518055)

2)(北京大學信息科學技術學院,北京 100871)

3)(南京中電熊貓平板顯示科技有限公司,南京 210033)

1 引 言

InGaZnO薄膜晶體管(InGaZnO thin-film transistor,IGZO TFT)已成為大尺寸超高分辨率顯示的主流驅動技術,但其背板發生靜電釋放(electro-static discharge,ESD)的失效風險較高.目前的研究主要是針對單個IGZO TFT器件進行傳輸線脈沖(transmission line pulse,TLP)或者人體靜電放電模式(human body model,HBM)測試分析,找出ESD影響因素并提出ESD魯棒性高的器件結構與保護結構.Marko等[1]從IGZO TFT的器件結構上對ESD進行了研究.Liu等[2]用TLP測試方法研究發現,TFT的溝道擊穿僅取決于ESD應力電壓水平,而應力電壓水平與柵極絕緣層有關.Tai等[3]發現,導致IGZO TFT靜電擊穿的ESD功率主要受源漏極接觸電阻的影響,而不受IGZO有源層質量的影響.Scholz等[4]提出,IGZO有源層的低遷移率導致ESD的魯棒性僅為0.3 mA/μm,優化ESD保護設計是關鍵.Ning等[5]和Kim等[6]提出,源漏極采用Cu-Mo或者Mo-Ti/Cu疊層結構的IGZO TFT具有較高的遷移率和更低的接觸電阻,有利于提高IGZO TFT的可靠性.

大尺寸超高分辨率面板為了實現無邊框設計,需要在顯示區周邊集成陣列基板柵極驅動(gate driver on array,GOA)電路[7,8].顯示區的IGZO TFT尺寸都采用同樣的寬長比(W/L),而GOA電路的每個單元都密集分布著十多個不同W/L的IGZO TFT.這樣的GOA單元在掃描線兩側同時設計,UHD和QUHD面板上的數量分別達到4320個和8640個.另外,GOA電路位于基板玻璃或者面板的周邊,ESD風險相對更高.通過調整GOA電路單元的器件組合、掃描線ESD保護電路結構、TFT開關態電壓大小等參數,發現ESD破壞的改善效果并不明顯.所以,有必要在分析IGZO TFT器件的ESD應力的基礎上,對玻璃基板上的IGZO TFT,特別是GOA電路中的IGZO TFT,進行系統級的ESD研究,并通過規模生產進行對策驗證.

綜合IGZO TFT器件工藝、GOA區與顯示區金屬密度比、柵極金屬層與絕緣層厚度非均勻性分布等因素,采用系統級ESD分析方法,提出柵極Cu：SiNx/SiO2界面缺陷是導致GOA電路中IGZO TFT發生ESD失效的基本要素,GOA電路區域金屬密度比高以及Cu：SiNx/SiO2三層薄膜厚度分布的非均勻性是誘發ESD失效的重要因素.Cu原子晶界擴散和界面擴散的激活能分別只有1.2 eV和0.7—1.0 eV,小于Al的擴散激活能1.48 eV[9,10].Cu會擴散進入SiNx/SiO2[11].因此,柵極Cu：SiNx/SiO2界面性質關系到IGZO TFT可靠性.GOA區與顯示區的Cu金屬密度相差懸殊,在工藝上容易引起GOA區的Cu：SiNx/SiO2界面缺陷[12-14].對應地,我們提出了降低GOA電路中大尺寸IGZO TFT發生ESD失效風險的設計結構.

2 GOA電路和ESD實驗分析

2.1 GOA電路

本研究的IGZO TFT背板的各層薄膜自玻璃基板起依次是Mo/Cu柵極層、SiNx/SiO2柵極絕緣層、IGZO有源層、Mo/Cu源漏極層、SiO2/SiNx保護層.掃描線左右兩側的GOA驅動電路采用由13個IGZO TFT和1個電容構成的13T1C架構(圖1).該架構在4T1C架構基礎上增加了GOA電路信賴性提升單元和輔助幀電荷清除單元,其輸入信號有：初始置位信號GSP、時鐘信號CLK1-CLK8、清空信號CLR和關態低電位VSS.采用8根CLK可以降低時鐘信號線的負載,滿足對上升時間的要求,在降低功耗的同時提升顯示區像素的充電能力[15].設計55寸UHD面板像素時,保證數據線信號和掃描線脈沖信號的交疊時間控制在2 μs以內,輸出使能(output enable,OE)時間為1.8 μs,以防止錯誤的數據線信號充入像素.

在13個IGZO TFT中,M2的溝道W/L最大,達到2400 μm/8 μm.M2 TFT是掃描線脈沖信號的上拉模塊,其溝道寬度W越大,掃描線脈沖信號的上升時間和下降時間越小.上升時間越小,預留的充電時間越長,像素電壓的充電率越高；下降時間越小,充入像素的信號電壓越準確.M2 TFT溝道寬度的設計需要綜合考慮版圖空間.

圖1 13T1C架構的GOA電路單元原理圖Fig.1.Diagram of the GOA circuit unit composed of 13 TFTs and 1 capacitor.

2.2 GOA電路的ESD

在IGZO TFT背板制作以及面板沒有綁定IC前,容易發生如圖2(a)所示的GOA區域大面積ESD燒傷現象.其中,8根CLK的總線區①、GOA電路區②、掃描線ESD保護區③的合計總寬度約為5 mm.ESD燒傷區域從破壞嚴重的中心GOA單元向上下GOA單元傳播,范圍可達到4 mm×10 mm.GOA電路右側的掃描線ESD保護電路和左側的時鐘信號線受到ESD破壞的影響較小.出現這種燒傷問題的GOA電路,集中在玻璃基板邊緣,玻璃基板中央基本沒有.

圖2 GOA電路的ESD破壞現象 (a)GOA區大面積的ESD燒傷現象；(b)M2 TFT的ESD破壞現象Fig.2.ESD damage phenomenon of GOA circuit：(a)Photo image of the overall GOA where ESD damage occurs.(b)photo image of ESD damage M2 TFT in the GOA unit.

對驅動IC綁定前的所有工序加強ESD保護對策后,GOA區域的大面積ESD燒傷現象有效減少.但是,依然存在個別IGZO TFT的ESD失效現象,其中M2 TFT的ESD失效現象最嚴重.如圖2(b)所示,觀察到的ESD突發性損傷位置呈黑點狀或者黑塊狀分布.同時可以推斷,其他位置的IGZO TFT可能存在ESD潛在性損傷.所以,要系統研究IGZO TFT背板GOA電路的ESD失效機理.

2.3 ESD破壞區域分析

GOA電路的M2 TFT在掃描線ESD保護單元工作之前發生ESD破壞,說明M2 TFT的抗ESD能力低.在發生ESD破壞的M2 TFT中,選取如圖2(b)所示的A,B兩個黑點狀和黑塊狀位置,利用FIB解析ESD破壞位置的各膜層狀態,發現ESD破壞發生在柵極絕緣層成膜后、源漏極金屬層成膜前(圖3(a)).

對I-V特性正常的M2 TFT柵極絕緣層進行EDS分析,發現柵極Cu金屬層上方的SiNx/SiO2絕緣層中,在靠近SiO2的SiNx層中存在Cu原子成分(圖3(b)).初步判斷,柵極Cu原子擴散到SiNx/SiO2絕緣層中,是影響IGZO TFT器件性能與導致ESD失效的一個重要因素.

為了建立IGZO TFT器件性能惡化與ESD失效之間的關系,針對溝道W/L最大、ESD破壞最嚴重的M2 TFT,從靠近ESD燒傷區到遠離ESD燒傷區,分別檢測器件的I-V特性.如圖4所示,樣品發生ESD燒傷的中心位置在第100個GOA單元到第200個GOA單元之間,遠離ESD燒傷區的M2 TFT(M2-450)特性正常,越靠近ESD燒傷區的M2 TFT閾值電壓(Vth)負漂越嚴重,電流開關比越小,直到器件(M2-100和M2-150)的源漏極與柵極完全短路.

圖3 M2 TFT的ESD失效區域解析 (a)ESD失效位置的FIB斷面解析；(b)ESD失效位置的柵極絕緣層元素分析Fig.3.Analysis of ESD failure area of M2 TFT：(a)FIB section analysis of ESD failure position；(b)elemental analysis of gate insulator at failure position of ESD.

圖4 距離ESD失效中心不同位置的M2 TFT特性Fig.4.M2 TFT characteristics at different positions from ESD failure center.

作為對比,我們檢測了靠近燒傷區的M1 TFT,M4 TFT,M7 TFT和M12 TFT等其他器件,I-V特性正常.這表明溝道W/L最大的M2 TFT發生ESD破壞的風險最高；并且,M2 TFT閾值電壓負漂的絕對值與ESD破壞風險具有正相關性,部分閾值電壓負漂嚴重的M2 TFT已經導致對應的總線處于漏電狀態.

3 ESD失效機理分析

3.1 器件級分析

柵極Cu金屬在Cu：SiNx/SiO2界面的粘附性直接影響到Cu在SiNx/SiO2絕緣層中的擴散速率[16].用PECVD沉積SiNx/SiO2薄膜時,等離子體不斷地對Cu表面物理轟擊并在Cu表面反應依次形成SiNx/SiO2.由于SiNx/SiO2成膜時薄膜內的晶粒之間存在空隙,部分Cu原子沿著SiNx/SiO2中的空隙擴散,并在原來位置形成空隙,在SiNx/SiO2中形成類似晶須的結構,成為深能級雜質,使器件性能退化甚至失效[17].柵極Cu與柵極絕緣層SiNx/SiO2界面的Cu表面的hillocks凸起位置,是Cu離子向SiNx/SiO2層擴散的擁擠點.一旦在柵極和源漏極(ESD stress ①),或者柵極和IGZO有源層(ESD stress②)之間形成一定的壓降,Cu與SiNx/SiO2界面由于電極反應產生大量的Cu離子,向SiNx/SiO2層擴散,在SiNx/SiO2層形成陷阱態.如圖5所示,Cu離子向IGZO溝道方向移動并大量積累,形成空間電荷效應,使IGZO層與SiNx/SiO2柵極絕緣層的表面勢壘厚度減少,勢壘降低.Cu離子帶正電,擴散到SiNx/SiO2層形成空間分布狀態,會改變柵極絕緣層內電場強度的空間分布.可以用泊松方程描述Cu離子擴散形成空間電荷效應的機理[18,19]：

其中,U是SiNx/SiO2電勢,F是電場強度,q是Cu離子所帶電荷,C是Cu離子濃度,ε0是真空介電常數,εr是相對介電常數.

圖5 Cu擴散引起的空間電荷效應與ESD失效機理Fig.5.Mechanism of space charge effect formed by Cu2+ion entering SiO2.

IGZO TFT閾值電壓Vth負漂,可以看成是多種機制的組合,即ΔVth,tot=Vth1+Vth2+ ··[20-22].圖4中靠近ESD燒傷中心區的IGZO TFT閾值電壓負漂的關鍵影響因素是柵極Cu擴散進入柵極絕緣層SiNx/SiO2引起的有效柵極絕緣層厚度減小以及內建電場效應.由于內建電場效應,當柵極和源漏極(ESD stress ①)或者柵極和IGZO有源層(ESD stress②)之間存在電壓分布,隨著IGZO能帶彎曲,IGZO有源層中的電子就很容易越過降低后的勢壘,在柵極絕緣層的陷阱態中進行跳躍導電,甚至注入形成場致發射.如果場致發射電流Igen接近限制電流,SiNx/SiO2柵極絕緣層的阻抗RGI將從高阻態變為低阻態,喪失絕緣性能,導致TFT器件失效[23].Qiang等[22]和Wang等[24]提出,用IGZO TFT柵極電壓產生的強垂直電場的效應有助于捕獲的載流子直接隧穿進入導電帶,并導致幾乎與溫度無關的遷移率.

3.2 系統級分析

Cu金屬薄膜在PVD沉積過程中會形成晶界缺陷.在后續的等離子體高溫工藝中,隨著應力釋放再結晶,Cu表面會產生hillocks.玻璃基板邊緣的GOA電路中,M2 TFT柵極Cu表面的hillocks凸起最為嚴重,柵極Cu：SiNx/SiO2界面的Cu離子最容易向SiNx/SiO2層擴散,導致GOA區M2 TFT容易出現ESD失效.

影響玻璃基板周邊M2 TFT柵極Cu表面的hillocks凸起,主要有兩個因素,包括GOA區與顯示區金屬層密度比差異大導致的周邊金屬層平坦度低,以及玻璃基板周邊Cu金屬膜厚和SiNx/SiO2膜厚的均勻性差導致的柵極Cu：SiNx/SiO2性質穩定性低.

以3840×2160分辨率的 55寸IGZO TFT背板為例,GOA區域對應柵極金屬層和源漏極金屬層的Cu金屬覆蓋密度分別達到54%和68%,是顯示區(active area,AA)的4.42倍和4.48倍.GOA區與AA區的Cu金屬覆蓋密度差值太大,GOA區的Cu金屬層平坦性較差,導致Cu表面hillocks凸起更嚴重.

如圖6所示,玻璃基板周邊的GOA電路(GOA-1和GOA-2)中,Cu金屬、SiNx薄膜、SiO2薄膜的厚度起伏明顯,均勻性較差.而玻璃基板中央的GOA電路(GOA-3)中,三層薄膜厚度均勻性較好.所以,位于玻璃基板邊緣的GOA電路中,Cu表面的hillocks凸起較嚴重,柵極絕緣層的耐壓差異較大,ESD失效風險較高.

圖6 Cu：SiNx/SiO2三層薄膜的厚度等值線分布Fig.6.Thickness contour distribution of Cu：SiNx/SiO2three films.

4 結果與討論

根據前面的ESD破壞區域解析和ESD失效機理分析,得到柵極Cu：SiNx/SiO2界面缺陷引起的ESD失效機理：面板周邊GOA電路,特別是其中的M2 TFT,柵極Cu金屬層的面積最大,厚度起伏最明顯,hillocks凸起等缺陷最嚴重,擴散到SiNx/SiO2層的Cu離子最多.同時,位于玻璃基板周邊的GOA區的SiNx/SiO2薄膜相對較薄,隨著柵極的Cu離子擴散進入SiNx/SiO2層,原本較薄的柵極絕緣層的有效厚度進一步減小,導致柵極和源漏極之間的漏電流急劇增大到限制電流的臨界電壓,此電壓比玻璃基板中央區域的要小.在IGZO層或者源漏極金屬層與柵極Cu金屬層之間積累到一定電荷的壓降后,柵極與IGZO層或者源漏極金屬層之間瞬間形成電流通道,導致器件失效,甚至大面積燒傷.

根據以上的ESD失效機理,為了提高GOA電路ESD魯棒性,工藝上可以提高IGZO TFT背板的Cu金屬表面平坦性、Cu：SiNx/SiO2界面結合的緊密性、柵極絕緣層SiNx/SiO2的厚度均勻性,設計上可以分解大面積的柵極Cu金屬塊.

如表1所示,把原來一分為二的M2 TFT,分解為6個子TFT并聯和8個子TFT并聯的結構.一方面,降低了柵極和源漏極的金屬層密度,降低同一個TFT內柵極Cu金屬層和SiNx/SiO2柵極絕緣層厚度的起伏程度；另一方面,提高了M2 TFT失效區域的可切割修復能力.

表1 GOA區M2 TFT不同設計方案比較Table 1.Comparison of different design schemes of M2 TFT in GOA.

5 結 論

柵極Cu：SiNx/SiO2和有源層IGZO是實現大尺寸超高分辨率顯示的基本組合.該組合的一個風險是IGZO TFT器件易失效,特別是GOA電路中大尺寸IGZO TFT容易發生ESD失效.本文針對GOA電路中IGZO TFT的ESD失效發生區域,分析了器件膜層結構的變化、柵極Cu離子在柵極絕緣層SiNx/SiO2中的擴散,以及ESD傳播路徑上的IGZO TFT特性變化.在ESD器件級分析中,提出了柵極Cu金屬在柵極絕緣層SiNx/SiO2中的擴散導致有效柵極絕緣層減小,以及內建空間電荷效應導致IGZO TFT抗ESD應力能力的減弱.在ESD系統級分析中,提出GOA區與顯示區金屬層的密度比差異導致GOA區金屬層平坦度較差,玻璃基板周邊Cu金屬薄膜、SiNx薄膜和SiO2薄膜的厚度非均勻性大導致GOA區的IGZO TFT抗ESD應力能力存在位置依存性,如果尺寸大的IGZO TFT覆蓋膜厚變化過渡區,容易引起ESD失效.相應地,我們提出把大尺寸IGZO TFT拆分成多個子TFT的設計結構,可以有效改善ESD失效現象.