一種用于12位SAR ADC的動態比較器的設計

顧宇晴

【摘要】在動態比較器的基礎上，設計了一款預放大加Latch結構的兩級動態比較器。引入了一個60ps的延時器，從而降低噪聲影響，增加信號放大時間。電路采用0.18 u m標準CMOS工藝，仿真結果滿足性能要求。

【關鍵詞】動態比較器;SAR ADC;預放大

引言

比較器是SAR ADC電路中的關鍵模塊，它將差分輸入的模擬信號轉化成0/1數字信號，同時，比較器的速度決定了整個SAR ADC的轉換速度。在高速低功耗SAR ADC的設計中，動態比較器的設計使用變得越來越重要，比較器的精度和轉換速度直接決定ADC性能的好壞。

一、傳統動態比較器的基本工作原理

動態比較最簡單的結構是Latch結構，這種動態比較器被稱為可再生比較器。主要原理是利用電壓正反饋對輸入信號進行比較工作，正因為正反饋的存在，使得Latch電路的速度非常快，適用于高速SAR ADC的設計。

圖1所示的預放大級和Latch共同構成的動態比較器，前級放大器對差分輸入信號Vin/Vip預放大，fn和fp是差分輸出。Clkc信號和Clkcl信號相位相反。Clkc為低電平時是復位階段，節點fn、fp預充電到電源電壓，Latch輸出Von、Vop為0。當Clkc電平變高時是再生階段，fn、fp開始放電，因為輸入電壓的不同導致放電快慢不一樣。快的一端電壓接近Latch輸入管閾值VTHP時，會先將對應輸入管導通開始放大。當輸出節點Von、Vop電壓升高到閾值后，正反饋開始作用，根據放電速度的快慢，正反饋將輸出一端快速上升到VDD，另一端下拉到地。

二、電路設計

一個高速度、低功耗的比較器對于12位SAR ADC十分重要，該設計主要出于對采樣速度和功耗的考慮，設計如圖2所示。

Clkc和Clkcl通過延時緩沖器連接，采用NMOS管做輸入管。時鐘控制信號Clkc控制前級放大器，Clkcl控制Latch比較器。復位階段：Clkc和Clkcl信號都是低電平，時鐘控制的M5、M12、M13關斷，Ml、M2、M9導通，fn和fp充電到電源電壓VDD，輸出信號Vop、Von均為1，Latch比較器不工作。放大階段：Clkc信號變成高電平，Clkcl信號低電平，M5管導通，Ml、M2管斷開，此時將差分輸入信號Vin、Vip進行放大。再生比較階段：Clkc信號為高電平，Clkcl信號也為高電平時，Latch開始工作，經過放大的差分輸入信號，在正反饋作用下被迅速比較拉高或拉低，輸出0/1結果。

三、仿真結果及分析

圖3為整個周期內的輸出情況，反映了在控制信號Clkc信號控制下，比較器對電壓變化的輸入信號進行比較的過程和輸出結果。

結語

在傳統動態比較器的基礎上進行改進，設計了一款預放大加Latch結構的兩級動態比較器。為了降低噪聲影響，增加信號放大時間，加入了一個60ps的延時buffer。對比較器進行了功能仿真，滿足設計的要求。

參考文獻：

[1]彭宣霖，李航標，陳劍洛，等.一種高速低功耗動態比較器設計[J].微電子學，2014，44 （5）：601-605.

[2]Abbas M，Furukawa Y，Komatsu S，et al.Clocked comparatorfor high-speed applications in 65nm technology[C]//SolidState Circuits Conference.IEEE，2010：1-4.

[3]吳笑峰，劉紅俠，石立春，等.新型高速低功耗CMOS動態比較器的特性分析[J].中南大學學報（自然科學版），2009， 40 （5）：1354-1359.