一種基于ARIMA的FPGA系統級動態功耗預測建模框架

趙 暉

（1.中國科學院上海微系統與信息技術研究所，上海200050；2.中國科學院大學北京100049；3.上海科技大學信息科學與技術學院，上海201210）

現場可編程門陣列，（Field-Programmable Gate Array，FPGA），作為芯片開發流程中的原型設計，近幾年憑借靈活的可編程特性，在加速器、移動設備接口等直接應用上也日益受到關注[1-3]。隨著芯片集成度的提高，以及移動應用等平臺的特殊限制，FPGA應用在功耗控制和功耗安全上的設計要求也越來越高，其中尤以動態功耗最為顯著[4，5，9]。在應用設計階段，如何準確又快速地滿足器件的功耗要求，成為設計人員需要面對的難題。

文獻[7]中提出了在傳統電路設計過程中，基于電路底層的信號仿真進行動態功耗預測的方法。然而，目前的FPGA平臺仍然缺乏對應的自動化功耗采樣框架以提高預測效率。由于仿真預測需要對電路信號進行實時記錄、文件生成和功耗映射，在面對規模較大的應用以及長時間功耗預測的需求時，時間成本和文件存儲成本都過于高昂[9]。

為了改善這一問題，本研究根據文獻[7]，首先提出了面向FPGA應用設計的動態功耗自動化采樣框架，并在此基礎上提出了基于ARIMA的預測模型的建模方法。

1 FPGA動態功耗自動化采樣框架

1.1 基于仿真的動態功耗預測方法

FPGA的功耗主要分為靜態功耗和動態功耗兩部分。其中靜態功耗主要指的是邏輯門在未發生翻轉的情況下，晶體管漏電流引起的功耗消耗，與特定型號的FPGA產品有關，在功耗仿真中一般作為常數。動態功耗指的是邏輯門在發生翻轉的過程中晶體管電容充放電引起的瞬時功耗[7-8，10]。在電路運行的過程中，由于邏輯門翻轉的概率和數量存在較大的波動，因此不同時期的動態功耗存在較大的變化。隨著電路設計規模的增大和集成度的提高，動態功耗在總功耗所占的比重不斷上升，其不穩定性對功耗設計安全的挑戰也愈發嚴峻。

文獻[10]提出了FPGA的功耗構成模型以及動態功耗的門級模型：

式中Ptotal代表總功耗，Pstatic和Pdynamic分別為靜態功耗和動態功耗。C為晶體管電容，V為供電電壓，f為時鐘頻率，α為信號翻轉率（Toggle Rate）。

在傳統基于仿真的動態功耗預測方法中，功耗庫文件包含了寄存器級（Transistor Level）的動態功耗模型，包括C、V，f在內的電路參數都映射在庫文件中[10-11]。由于α與電路內部的眾多信號相關，同時受電路控制信號、電路狀態、輸入數據、電路運行時間等多方面因素的影響，為了得到精確的動態功耗數據，電路需要通過冗長的功能仿真，才能得到特定時間段內的信號翻轉情況。

1.2 跨平臺自動化采樣框架的搭建

仿真預測方法雖然同樣適用于目前的FPGA設計，但是缺乏自動化功耗采樣的框架。由美國賽靈思（Xilinx）公司開發的FPGA仿真平臺——Vivado，支持旗下絕大多數FPGA產品的編碼、仿真、綜合和實現等一些列設計環節。在具體的設計流程中，Vivado支持以精確的FPGA功能仿真結果得到信號活動信息格式（Signal Activity Information Format，SAIF）文件，記錄下特定時間段內內部各個信號的翻轉率，再以SAIF文件映射到動態功耗庫，得到精確動態功耗數值的仿真預測法[7，12]。

其具體操作流程如下：

1）完成FPGA應用的功能設計，綜合和實現；

2）創建SAIF文件記錄信號，信號數量越多，功耗值越準確，相應的SAIF文件存儲空間也越大；

3）設定仿真時間窗口（Time Window）并進行后實現功能仿真（Post-implementation Functional Simulation）；

4）將產生的SAIF文件映射到系統功耗庫，計算動態功耗。

雖然Vivado本身支持動態功耗的仿真預測，但是由于缺乏參數化、接口化、自動化的架構特質，因而并不支持針對連續功耗變化的功耗采樣操作。為了進一步提高動態功耗仿真預測的效率，本研究基于Tcl語言，結合MATLAB平臺的數據處理能力，搭建了FPGA動態功耗預測的跨平臺自動化框架，如圖1所示。在該框架內，功耗采樣的參數設置在Tcl文件內完成，進而控制Vivado執行的，通過反復執行一步功耗預測得到功耗報告文件，最后經由鏈接的MATLAB程序處理得到整體的功耗采樣曲線。

圖1 跨平臺FPGA動態功耗自動化預測框架

1.3 采樣周期的設置

在實際的動態功耗預測中，為了得到符合要求的動態功耗預測曲線，上訴的功耗采樣過程需要設置適宜的采樣周期，也就是采樣窗口。由于SAIF文件統計的是特定時間段內的信號翻轉數，根據定義，翻轉率可表示為：

式中N為目標信號在時間窗口tw內的翻轉數，clk為時鐘周期。公式（4）說明，任一信號在采樣周期內的翻轉次數不能超過時鐘翻轉的次數[7-8，11]。

在不同采樣周期下的動態功耗采樣曲線如圖2所示。從圖中可以發現，當采樣周期較小時，雖然曲線的瞬時變化趨勢豐富，但是由于翻轉數偏小，導致曲線偏向離散化，功耗均值偏低；而當采樣周期較大時，動態功耗容易偏向平均功耗，導致曲線的瞬時變化趨勢丟失，觀察不到瞬時變化。因此，根據時鐘周期選擇合適的采樣周期，才能得到具有參考意義的動態功耗信息，通過實驗論證，一般建議采樣窗口為時鐘周期clk的20～40倍。

圖2 不同采樣周期下的FPGA動態功耗變化曲線，時鐘周期為10 ns

2 ARIMA預測模型

2.1 ARIMA模型概述

基于仿真的動態功耗預測方法雖然能夠提供精確的動態功耗變化曲線，但是緩慢的采樣過程帶來的時間成本，以及較大的文件尺寸帶來的存儲壓力在大規模應用和長時間預測面前都是不適宜的。針對這個問題，求和自回歸移動平均（Autoregressive integrated moving average，ARIMA）模型，能夠利用時間序列的連續性和相關性，建立短期預測模型，從而快速地對時間序列進行預測[17]。

對于一隨機不平穩時間序列X(t)，其ARIMA（p，d，q）模型[13-14，16]如下：

式中，d代表序列差分后平穩的差分次數；B為延遲算子，Bxt=xt-1；p為自回歸延遲階數；φi為第i階自回歸系數；q為移動平均階數；θj為第j階移動平均系數；εt指白噪聲。

由于動態功耗本身即是時間序列，本研究根據FPGA應用在上訴自動化跨平臺框架下得到的歷史動態功耗數據，構建了對應的ARIMA模型。該模型不涉及底層電路，因而屬于抽象層次（Abstract Level）的模型，同時是對整個應用系統的動態功耗建模，因此是一個系統級（System Level）的模型。該模型能夠跳過底層仿真，從而更加快速地對整個FPGA應用系統的動態功耗做出預測。

2.2 模型篩選

文獻[14]給出了ARIMA建模的大致流程，如圖3所示。其中，為了避免p，q階數的定階操作受主觀人為影響，文中采用了基于最小信息量（An information criterion，AIC）準則，在多個ARIMA模型選取合適模型的方法[14-15]。其中AIC在ARIMA模型中的計算方法如下：

式中n為序列大小，為模型極大似然函數值。選取的主要操作步驟如下：

1）選取p∈[1,P],q∈[1,Q]；

2）構建ARMA（p，q）；

3）計算各個ARIMA模型的AIC；

4）篩選出AIC最小的模型。

當篩選模型的擬合殘差通過白噪聲檢驗，ARIMA模型即構建完成。在本研究中，對應的ARIMA建模流程均通過MATLAB完成。

圖3 ARIMA建模流程

3 實 驗

本研究基于如下硬件平臺和軟件平臺進行實驗：Intel@Core（TM）i7-4790CPU3.60 GHz×8處理器；32 GB（31.3 GB可用）內存；Ubuntu Kylin 16.04 LTS操作系統；Vivado 2014.04；MATLAB R2016b。實驗采用的FPGA應用設計為Vivado自帶的小型CPU[12]，對應的FPGA硬件平臺為xc7k70tfbg676-2。

在時鐘周期為10 ns的情況下，采樣周期設為300 ns進行動態功耗采樣，得到采樣數為1000的動態功耗數據集。選取其中的前70%的數據點作為ARIMA建模的訓練集，后30%的數據點作為測試集，如圖4所示。

圖4 CPU設計動態功耗采樣曲線

構建得到的ARIMA模型為ARIMA（9，1，11），其進行1步預測的擬合曲線如圖5所示。為檢測預測精確度，本研究采用平均誤差進行誤差分析，如式（9）所示。

圖5 ARIMA模型1步仿真預測結果對比

本研究將通過精確仿真得到的功耗采樣值作為標準值，通過計算，平均誤差僅為0.032，預測精度達到了96%。同時，表1詳細對比了ARIMA模型預測和仿真預測對于動態功耗進行1步預測的性能參數指標。表中數據表明，ARIMA模型進行1步預測的速度是仿真預測的279倍，存儲成本降低了263倍。通過分析，其根本原因在于ARIMA模型是經驗模型，跳過了冗長的電路仿真和功耗映射階段。

表1 動態功耗1步預測參數對比

4 結論

本研究針對FPGA應用在設計過程中的動態功耗仿真需求和預測需求，提出并實現了一種基于ARIMA模型的系統級功耗預測建模框架。該框架實現了跨平臺的自動化動態功耗采樣，并在采樣數據的基礎上建立了系統級、抽象層次的快速預測模型。該模型能在保證足夠預測精度的前提下，極大地降低短期動態功耗預測所需的時間成本和存儲成本，從而在大規模FPGA應用設計和長時間功耗仿真的情況下，提高功耗預測效率，進一步縮短應用開發周期。