用反相器實現積分的低壓低功耗級聯型ΔΣ調制器

李吉軍, 張瑞智, 孫權, 張鴻

(西安交通大學微電子學院, 710049, 西安)

模數轉換器(ADC)作為模擬信號與數字系統間的橋梁,其精度通常決定了所在電子系統的性能[1]。ΔΣ ADC利用過采樣和噪聲整形實現極高的轉換精度[2],在傳感器接口、信號測量、無線通信和生物醫療等方面均有廣泛的應用[3]。通常,ΔΣ ADC對元件的匹配度要求遠低于其他奈奎斯特ADC[4],適用于互補型金屬氧化物半導體(CMOS)工藝[5]。

ΔΣ ADC由ΔΣ調制器和一個數字抽取濾波器組成[6],為了提高ADC的轉換精度,傳統級聯型結構將多個低階調制器級聯起來,再加入數字抵消邏輯,既具有高階整形效果,又能保證系統的穩定性[7]。該結構中模擬域與數字域傳輸函數間的失配會導致量化噪聲泄漏和調制器精度下降,需要用增益很高的運算放大器(OTA)實現積分,以保證傳遞函數的精確性[8]。然而,采用高增益OTA會增加調制器整體功耗和硬件開銷[9]。帶有部分級間反饋的級聯結構,可以僅在模擬域構造信號和噪聲傳遞函數,大大降低了對電路的匹配性和OTA增益的要求[10]。

為了進一步降低調制器電源電壓和功耗,本文在帶有級間反饋的級聯結構基礎上,采用低增益C類反相器替代OTA實現了偽差分自校準積分器,大大降低了電路的工作電壓和功耗。另外,本文還對放大器有限增益對調制器的影響進行了詳細的數學分析,為調制器設計提供了理論依據。調制器采用0.5 μm CMOS工藝設計,仿真結果表明,調制器可以工作在1.4 V的低電源電壓下,并以極低的功耗實現近100 dB的信噪失真比(SNDR)。

1 OTA增益對量化噪聲的影響分析

OTA增益決定了模擬積分器精度,進而影響調制器中量化噪聲的整形效果。本章分別對傳統級聯結構和帶級間反饋的級聯結構中OTA增益的影響進行分析和對比,為調制器設計提供理論依據。

1.1 傳統級聯結構

典型的級聯結構調制器包含由積分器構成的濾波環路、量化器和數字抵消邏輯[11]。以兩級級聯的調制器為例,輸入信號X經過第1級調制器的信號傳遞函數HSTF1處理,通過量化器Q1產生第1級的數字輸出Y1,其量化噪聲E1被噪聲傳遞函數HNTF1整形;第2級調制器以E1為輸入,處理過程與第1級相似,并得到輸出Y2;兩級的輸出結果Y1和Y2再經過數字抵消邏輯處理得到最終結果Y,如圖1所示。

HSTF1、HSTF2:信號傳遞函數; HNTF1、HNTF2:噪聲傳遞函數;Q1、Q2:量化器; HD1、HD2:數字抵消邏輯的傳遞函數; E1、E2:量化噪聲; Y1、Y2:數字輸出碼; X、Y:調制器的輸入和輸出圖1 傳統兩級級聯調制器

經過推導,調制器輸出Y可以表示為

Y=HD1Y1+HD2Y2=HD1HSTF1X+

(HD1HNTF1-HD2HSTF2)E1-HD2HNTF2E2

(1)

如果調制器傳遞函數與HD1和HD2存在以下關系

則有

Y=HSTF1HSTF2X-HNTF1HNTF2E2

(3)

即E1被完全消除,僅有經過高階整形的E2出現在調制器輸出中。通常,信號傳遞函數僅對輸入信號產生幾個周期的延時,而量化噪聲則經過Li階整形。因此,將兩級的信號傳遞函數和噪聲傳遞函數分別選擇為

式中:Li為第i級調制器的階數。代入式(3)得到最終輸出

Y=z-LiX-(1-z-1)LiE2

(5)

基于白噪聲假設和z=ej2πf/fs的基本z變換公式,對于Li階理想級聯型調制器,信號帶內量化噪聲功率(PIBN)為[12]

式中:M表示過采樣率。式(6)是一個通用表達式,不針對特定結構,因此沒有出現調制器系數和量化器增益。為了衡量積分器中OTA有限增益的影響,需要計算放大器輸出電壓與其增益的關系,借助圖2中考慮OTA有限增益的開關電容模型,可以得到積分器第n個周期的輸出電壓

Vi1～Vin:輸入電壓; Vo:輸出電壓; CSi、CI、CP:采樣電容、積分電容、寄生電容; Ф1、Ф2:兩相不交疊時鐘; A:OTA增益圖2 考慮OTA有限增益的開關電容積分器模型

對式(7)進行z變換,可以得到積分器輸入電壓與輸出電壓在z域的關系

Vo(z)=

式中

式(8)表明,OTA的有限直流增益將使積分器出現增益誤差和相位誤差。不考慮具體積分系數,即令

得到積分器傳遞函數HITF(z)的表達式

則調制器的信號傳遞函數和噪聲傳遞函數為

式(12)表明,OTA有限增益將導致E1泄漏至輸出端,嚴重影響調制器整體性能。根據式(8),可將調制器帶內量化噪聲功率重新計算為

式中:L1和L2分別為兩級調制器的階數,且L1+L2=L。可以看到,量化噪聲同時受到M和A的影響。為了使實際量化噪聲功率接近式(6)的理想情況,即將其抑制到1/M2L+1的數量級,第1級調制器OTA的直流增益至少需要達到ML+1,第2級調制器OTA的直流增益與M數量級一致即可。這一結果證明了傳統級聯結構需要高增益放大器來抑制模擬域傳遞函數與數字域傳遞函數失配引起的量化噪聲泄漏。

1.2 帶級間反饋的級聯結構

在傳統級聯結構中引入部分級間反饋,即將第2級調制器的輸出反饋到第1級調制器的環路中,能克服傳統級聯結構的缺點,并可去除數字抵消邏輯,如圖3所示。調制器整體輸出結果為

Y=HSTF1X-HNTF1HNTF2E2+HNTF1(1-HSTF2)E1

(14)

對比式(14)與式(3)可知,帶有級間反饋的級聯結構的輸出中多了一個與E1有關的項HNTF1(1-HSTF2)E1。令HSTF2=1,可將E1完全消除。考慮到實際電路中實現無延遲傳遞函數的難度,重新選擇HNTF2=1-HSTF2,則得到輸出結果

Y=HSTF1X-HNTF1HNTF2E2+HNTF1HNTF2E1=

z-L1-(1-z-1)L1+L2E2+(1-z-1)L1+L2E1

(15)

輸出中包含延時的輸入信號和經過同樣高階整形的兩級調制器量化噪聲。其帶內量化噪聲功率為

式(16)表明,兩級調制器貢獻的量化噪聲相同[10]。考慮OTA有限直流增益的影響后量化噪聲功率為

式(17)表明,只需要調制器中OTA增益大致與M在同一數量級,即可將量化噪聲功率抑制到接近式(16)給出的理想情況。

圖3 帶級間反饋的兩級級聯調制器

為了驗證上述分析,分別對2種結構進行了建模和仿真。2種結構采用相同的參數(L1=2,L2=2,L=4),過采樣率都為128。仿真結果表明,級間反饋結構大致需要40 dB的直流增益即可獲得大于100 dB的信噪失真比,而傳統級聯結構需要80 dB以上的直流增益才能使信噪失真比達到相同的水平,如圖4所示。

圖4 2種級聯結構的增益要求

2 調制器電路設計

級間反饋結構降低了積分器中放大器的增益要求,本文中的2級(4階)級聯調制器采用反相器實現積分功能,包括分別由4個反相器構成的偽差分積分器、2個單比特量化器(Q1、Q2)、數模轉換器(DAC)和時鐘電路,其整體結構如圖5所示。其中,a1～a4為調制器系數。

圖5 用反相器實現積分的級聯型調制器結構

2.1 采用反相器的自校準積分器

基于反相器的積分器是本文調制器的核心模塊。為了降低調制器的電源電壓和整體功耗,采用C類反相器替代OTA構造積分器,并在采樣時鐘Φ1和積分時鐘Φ2控制下工作,如圖6所示。DAC模塊可以借助積分器的開關電容網絡實現信號反饋。

CS、CI、CC、CM:采樣電容、積分電容、補償電容、共模檢測電容;Vip、Vin:差動輸入電壓的正、負極; Vop、Von:差動輸出電壓的正、負極; VCM:共模電壓; VG+、VG-:虛地點電壓; VX+、VX-:反相器輸入端電壓; VOFF:失調電壓; VCI:積分電容兩側電壓圖6 采用反相器的偽差分自校準積分器

反相器不能提供類似OTA中的虛地,在形成閉環回路時,其輸入端存在失調電壓VOFF,其計算公式如下

失調電壓VOFF會導致CS轉移到CI的電荷量出現誤差,影響積分精度和調制器性能,因此需要校準。本文的偽差分結構積分器可實現失調電壓的自校準。本文采用0.5 μm CMOS工藝,NMOS和PMOS的閾值電壓分別為VTHN=724 mV和VTHP=-712 mV,選擇電源電壓VDD=VTHN+|VTHP|,即1.4 V時,推挽互補結構的CMOS反相器偏置在強反型區與弱反型區邊界,可以獲得較優的直流增益和增益帶寬積折中,反相器作為AB類運放工作[13]。以偽差分結構的正端為例分析:在Φ1時鐘相,采樣電容CS對輸入電壓采樣,補償電容CC對失調電壓VOFF采樣,共模檢測電容CM上的電荷完全泄放,VX大致在共模電壓(0.7 V)附近,N型晶體管(NMOS)和P型晶體管(PMOS)偏置在亞閾值區邊界,靜態功耗很小。Φ2時鐘相的起始時刻,CS下極板接地,VX+跳變至VOFF-Vip,反相器中一只晶體管進入強反型區,另一只完全截止,Φ2時鐘相內,CS上的電荷開始轉移至CI,VX逐漸回到VOFF,反相器回到亞閾值偏置狀態;電荷轉移過程結束后,由于反相器仍然處于閉環狀態,其輸入端失調電壓保持為VOFF,而CC沒有電荷泄放通路,儲存在該CC上的電荷不變,加在CC兩端的電壓VOFF也不變,這會強制VG成為“信號地”,CS上的電荷完全轉移至積分電容CI;同時,CM對Vop和Von采樣,并將開關電容電路的運算結果輸出至VG,完成共模反饋。

實際積分器電路中采用共源共柵結構的C類反相器,即在基本反相器MN1和MP1的基礎上增加一對共源共柵管MN2和MP2,以保證反相器增益達到40 dB,如圖7所示。

(a)基本反相器 (b)共源共柵結構反相器VDD、GND:電源電壓和電源地圖7 基本反相器與共源共柵結構反相器

2.2 時鐘電路

積分器需要在兩相不交疊時鐘控制下工作,由于電源電壓較低,需要使用時鐘自舉電路將時鐘抬高,以保證CMOS開關充分導通,減少導通電阻對電路的影響[14]。

本文采用的時鐘自舉電路如圖8所示,低電壓域的兩相不交疊時鐘a1和a2控制自舉電路,將C1和C2上極板電壓抬高一個VDD,輸出高電壓域的兩相不交疊時鐘Φ1和Φ2。需要注意的是,MP5和MP7的源端電壓高于VDD,其襯底要接自身源端才能正常工作。

MN4～MN9:NMOS晶體管; MP4～MP7:PMOS晶體管;C1、C2:自舉電容; a1、a2:低壓域兩相不交疊時鐘;Ф1、Ф2:高電壓域兩相不交疊時鐘圖8 本文采用的時鐘自舉電路

3 仿真結果

本文的調制器采用0.5 μm CMOS工藝設計,由于采用反相器實現積分功能,電源電壓低于1.4 V時,SNDR才出現較為顯著的惡化,如圖9所示。調制器的版圖核心面積858 μm×525 μm,如圖10所示。

圖9 不同電源電壓下調制器的信噪失真比

圖10 調制器版圖

采用Spectre對電路進行仿真,調制器將輸入正弦信號的幅值信息調制成為2串數字碼流D1和D2。采樣頻率為1 MHz,輸入信號頻率為1 037.597 656 25 Hz時,對D1和D2處理并進行FFT分析,得到調制器的輸出頻譜,如圖11所示。

圖11 調制器動態性能仿真結果

典型(tt)工藝角下,調制器信噪失真比峰值達到99.8 dB,有效位數16.29 bit;慢速(ss)、快速(ff)、NMOS慢PMOS快(sf)、NMOS快PMOS慢(fs)工藝角下,信噪失真比峰值分布范圍為95.1～98.3 dB,其中ss工藝角為最差情況,偏離tt工藝角3.7 dB。仿真結果表明,本文的調制器結構在不同工藝角下SNDR曲線偏差不大,仿真結果受工藝波動影響較小,具有較好的工藝魯棒性,不同工藝角下調制器SNDR隨輸入信號幅度的變化如圖12所示。

圖12 不同工藝角調制器信噪失真比隨輸入信號幅度的變化

調制器平均電流消耗58.6 μA,其性能采用綜合優值(FOM)衡量[13]

式中:D表示調制器動態范圍;B表示調制器信號帶寬;P表示調制器功耗。

表1總結了調制器的詳細性能參數,并與近期相關文獻進行了對比。可以看出,本文調制器的精度優勢明顯。另外,雖然本文采用的工藝相對落后,但由于采用了反相器實現積分功能,電源電壓較低,與其他采用先進工藝的調制器相當,因此FOM具有一定優勢。

表1 4種不同結構調制器的性能總結與對比

4 總 結

本文設計了一種對放大器增益不敏感的級聯型低壓低功耗調制器,并采用C類反相器替代OTA實現積分功能,顯著降低了電源電壓和功耗。電路采用0.5 μm CMOS工藝設計。仿真結果表明,調制器的有效位數達到16位,平均電流消耗為58.6 μA,版圖核心面積為858 μm×525 μm,FOM為177 dB。