一種提高功率MOSFET擊穿電壓的終端結構

林洪春，薛 斌

（中國電子科技集團公司第四十七研究所，沈陽110032）

1 引言

功率MOSFET器件的固有特性及應用前景，決定了其市場占有率將逐漸增高。而國外公司對高性能MOSFET的技術壟斷及禁運，使用戶直接面臨斷貨的風險。因此，開發中高壓大電流MOSFET迫在眉睫。中高壓MOSFET的擊穿電壓與管芯面積及導通電阻的矛盾，一直是制約MOSFET性能的關鍵[1]。以此為突破口，基于對MOSFET的結構特征和電學特性的深入了解，重點研究在提高MOSFET擊穿電壓的同時，如何盡可能小地影響其他參數，比如保證襯底電阻率不變、導通電阻沒有明顯提高等等，具有很大的現實意義。

2 MOSFET的結構特點

MOSFET最基本結構為垂直導電雙擴散VDMOS型，源極的形狀（基本單元）有三角形、正方形、六角形等多種設計。圖1所示即為功率MOSFET的基本結構。圖中每一個六角形是一個MOSFET的原胞（cell），因為原胞是六角形的（hexangular），所以常把它稱為HEXFET。典型的功率MOS器件一般采用多晶硅作為柵極，使工藝大為簡化，同時也降低了溝道電阻。

圖1 功率MOSFET的基本結構

圖1中已標明了漏和源。漏源之間的電流通過一個溝道上的柵來控制。按MOSFET的原意，MOS代表金屬 （Metal）-氧化物 （Oxide）－半導體（Semiconductor），即以金屬層的柵極隔著氧化層利用電場的效應來控制半導體[2]，場效應晶體管（Field Effect Transistor,FET）的名字也由此而來。然而HEXFET中的柵極并不是金屬做的[3]，而是采用多晶硅（Poly）來做柵極，也就是圖中所注明的多晶硅柵。

導通電阻Ron是影響功率VDMOSFET最大輸出功率的重要參數之一。當器件導通的時候，就有電流流過導通電阻，在導通電阻上形成導通壓降，導致在電阻上有功率損耗。在器件的設計過程中可以通過優化外延參數、元胞結構的設計、單胞結構的布局以及芯片面積等因素減小導通電阻。器件的導通與擊穿電壓成矛盾關系，在提高擊穿電壓的同時降低導通電阻是當前廠商關心的焦點，文中研究的終端結構在不犧牲芯片面積降低導通電阻的同時，提高了MOS管的擊穿電壓。

3 MOSFET的終端結構

3.1 擊穿電壓

漏源擊穿電壓BVDS為VGS=0時在漏源間所加的最大反偏電壓，它表征了器件耐壓的極限能力[4]。對于VDMOS器件而言，其芯片內部有源區各個元胞在表面和體內有基本相同的電位，因此元胞之間并不存在擊穿的問題[5]。但是，在最外圈的元胞與襯底之間，存在由于上述原因引起的高電壓和高電場，會大大降低器件的耐壓能力[6]。為此，需額外增加終端結構設計以減少器件邊緣及表面的電場集中，提高擊穿電壓。

3.2 提高擊穿電壓的設計

一般的情況下等位環上面的金屬采用空懸的方法設計，但這樣只能利用金屬勢壘的作用來減小等位環下的電場集中效應，作用不十分明顯。如果想要提高VDMOS器件的擊穿電壓，需要多個分壓環起作用，這樣不僅浪費了芯片的面積，降低了器件的電流密度，而且芯片外端的分壓環還有可能起不到緩解電場的作用，繼而器件就產生了擊穿。設計采用一個等位環，一個分壓環，即可解決耐壓和導通電阻矛盾的問題。圖2為普通結構的VDMOS終端，圖3為采用S極等位的VDMOS終端結構。

圖2 普通結構的VDMOS終端

圖3 采用S極等位的VDMOS終端結構

完成終端設計后，采用TCAD模擬2D元胞模型進行了模擬仿真，仿真結果如圖4、圖5和圖6。其中，圖4為TCAD模擬2D元胞模型、圖5為2D元胞模型開啟曲線仿真結果、圖6為2D元胞模型輸出特性仿真結果。

由于理論計算的結果與實際參數要求存在差異，在器件模擬仿真過程中要不斷地修正器件尺寸參數、調整網絡優化，直至得到理想器件輸出特性參數。

圖4 TCAD模擬2D元胞模型

圖5 2D元胞模型開啟曲線仿真結果

圖6 2D元胞模型輸出特性仿真結果

圖7 采用S極等位的VDMOS終端結構

4 終端結構原理

第一分壓環和第二分壓環（等位環）如圖7所示。其中，第一分壓環與源極通過金屬連接，以形成電壓等位環。此結構設計第一分壓環和第二分壓環，通過將第一分壓環與源極金屬連接，使第一分壓環在通電狀態下與源極電壓始終相等，構成等位環。這種設計，與現有技術中通常采用電阻率相同的襯底的情況相比,MOS器件反向擊穿壓有大大的提高。

在一般的提高擊穿電壓的設計方法中，設計原理為器件引出端S極通過金屬化工藝、腐蝕及刻蝕工藝，與器件的第二分壓環（等位環）進行連接，經過金屬連接后的兩個區域的電壓值相等。設計的目的為S極下方的P阱電場經S極加反偏電壓后，電場向器件的等位環方向延伸，到達一定邊界條件后，由第二個等壓環承接，以此類推，增加多個等壓環來提高擊穿電壓[7]。但這樣的做法浪費了器件的面積，同時，等位環上面的介質層質量很難控制，稍有工藝誤差，就將會引起器件下面電場的集中分布，不僅沒有提高擊穿電壓，反而容易在損壞的邊緣造成擊穿。

新方法采用S及阱與等壓環電壓等位，如圖7所示。器件內部電場E內在加上反偏電壓后，電場線將向器件外部延伸。在延伸到等位環的時候，由于電場線在等位環E內處于器件內部等壓，這樣能有效地吸收電場，提高擊穿電壓能力，且節省了多余等壓環會占用的芯片面積，終端工藝也相對簡單[8]。節省下來的器件面積用來提高單位器件的元胞數量，這樣就解決了中高壓MOSFET器件電壓/電流與導通電阻的矛盾關系，從而實現了研制目標[9]。

5 結束語

基于上述研究，最終使用Sivaco TCAD和Sentaurus TCAD對器件進行模擬仿真，繪制了器件的版圖，投產流片。在實際的流片完成后，實測得知：源漏擊穿電壓≥400 V；連續漏極電流≥14A；導通電阻≤3Ω。同時，對器件進行了封裝及測試考核，所有技術指標均已達到設計要求。

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