一種LRM結(jié)構(gòu)的高速采集設(shè)計(jì)

陳 勇，張衛(wèi)清(中國(guó)電子科技集團(tuán)公司第三十八研究所，安徽 合肥 230088)

0 引 言

在線可更換模塊(LRM)結(jié)構(gòu)有著非常明顯的特點(diǎn)和獨(dú)特的優(yōu)勢(shì)。在電訊方面其模塊功能獨(dú)立化, 在結(jié)構(gòu)方面要求模塊具有尺寸互換性, 連接配合等部分的幾何參數(shù)獨(dú)立化, 必須能通用、互換或兼容。要滿足該要求, 首先電訊設(shè)計(jì)上要高度集成化；其次在結(jié)構(gòu)上也一改原來(lái)在線可更換模塊(LRU) 的結(jié)構(gòu)形式, 以新的結(jié)構(gòu)模塊及各種模塊技術(shù)來(lái)使結(jié)構(gòu)設(shè)計(jì)達(dá)到新的水平, 以實(shí)現(xiàn)與國(guó)外先進(jìn)的模塊技術(shù)同步發(fā)展。該結(jié)構(gòu)已在聯(lián)合標(biāo)準(zhǔn)化航電系統(tǒng)架構(gòu)協(xié)會(huì)(ASAAC)廣泛采用。

1 高速采集簡(jiǎn)介

數(shù)據(jù)采集技術(shù)是一種流行且實(shí)用的電子技術(shù)。它廣泛應(yīng)用于電子對(duì)抗、雷達(dá)探測(cè)、信號(hào)處理、儀器儀表等領(lǐng)域[1]。近年來(lái), 隨著數(shù)字化技術(shù)的不斷發(fā)展, 數(shù)據(jù)采集技術(shù)也呈現(xiàn)出速度更高、通道更多、數(shù)據(jù)量更大的發(fā)展態(tài)勢(shì)。要設(shè)計(jì)先進(jìn)的多通道高速數(shù)據(jù)采集電路, 必須有效解決高速采集、高速處理和高速數(shù)據(jù)傳輸三大難題[2]。本文以一個(gè)典型的采集電路為例, 介紹電子戰(zhàn)領(lǐng)域中一款高速數(shù)據(jù)采集電路的設(shè)計(jì)。

2 硬件設(shè)計(jì)

這里的八通道高速采集板主要由4片模數(shù)轉(zhuǎn)換器(ADC)(8個(gè)通道)、1個(gè)高性能現(xiàn)場(chǎng)可編程門陣列(FPGA)、2個(gè)多通道光纖模塊和1個(gè)二代LRM連接器組成。其功能框圖如圖1所示。

圖1 數(shù)字板卡組成框圖

2.1 LRM連接器

LRM連接器被廣泛運(yùn)用于ASAAC標(biāo)準(zhǔn)的模塊中。具體選用哪款貨架連接器或定制滿足特定要求的連接器，須綜合考慮滿足射頻、光口、控制口等需求。根據(jù)系統(tǒng)的特點(diǎn)，本模塊設(shè)計(jì)方案選用LRM的二代產(chǎn)品：型號(hào)LRMS2-A135G2-B72T12-T2，其主要的電氣性能指標(biāo)如下：

傳輸射頻信號(hào)部分，特性阻抗為50 Ω；高速差分?jǐn)?shù)字信號(hào)最大傳輸速率6.25 Gbps；單芯額定工作電流1 A，耐電壓100 V；MT光纖盲配接頭部分插入損耗≤1.5 dB。

連接器被分為A、B 2個(gè)腔。具體A腔有135芯Φ0.4差分接觸件，2個(gè)光纖MT模塊；B腔包含72芯Φ0.4差分接觸件；12芯射頻接觸件RF(F)-12J3506E，適配射頻線纜為Gore CXN3506,內(nèi)導(dǎo)體直徑為0.5 mm,外導(dǎo)體直徑為2.0 mm。

連接器端接方式為差分接觸件彎式焊接印制板，光纖接觸件甩線，射頻接觸件焊線。其結(jié)構(gòu)圖如圖2所示。

圖2 LRM連接器結(jié)構(gòu)尺寸圖

2.2 高速ADC

高速采集板的核心器件就是高速ADC芯片，這里選擇ADI公司的AD9680。該芯片為二通道1.0 Gsps的ADC，分辨率14 bit，每通道功耗1.65 W，輸入峰峰值1.46 Vp-p到1.94Vp-p，其輸出接口為JESD204B (Subclass 1)協(xié)議標(biāo)準(zhǔn)[3]。JESD204B相比較早的LVDS接口有線上速率高、接口線少等優(yōu)點(diǎn)，極大地簡(jiǎn)化了布局布線要求[4]。

2.3 高性能FPGA

高速采集中的FPGA負(fù)責(zé)ADC數(shù)據(jù)的接收、比特譯碼和解串降速，運(yùn)用軟件無(wú)線電思想作一定的信號(hào)預(yù)處理，并把形成的包含信號(hào)幅度和相位信息的基帶IQ數(shù)據(jù)通過(guò)高速光纖接口送給處理系統(tǒng)[5]。一般雷達(dá)和電子對(duì)抗在ADC后需做數(shù)字下變頻(DDC)運(yùn)算，特別是在針對(duì)寬帶信號(hào)作DDC等處理時(shí)，需要大量乘法器資源[6]。根據(jù)資源的使用情況，這里選擇XILINX 的第7代28 nm工藝的高性能現(xiàn)場(chǎng)可編程門陣列(FPGA)VC7VX690T-2FFG1927I[7]。其主要資源如表1所示。

表1 FPGA資源列表

2.4 數(shù)據(jù)傳輸分析

數(shù)據(jù)傳輸帶寬也是數(shù)據(jù)采集板的重要指標(biāo)。特別是寬帶采集系統(tǒng)，其待傳數(shù)據(jù)量巨大。本模塊最大傳輸數(shù)據(jù)量估算如下：8(通道)×2(I/Q)×0.5 GHz(采樣率)×16 bits(位寬)×1.25(8B/10B)=160 Gbps。如果使用24個(gè)tranceiverip進(jìn)行傳輸，每個(gè)ip核工作的線率需大于6.7 Gbps。板上的2個(gè)十二合一高速光模塊實(shí)現(xiàn)海量數(shù)據(jù)傳輸支持。

2.5 孔徑抖動(dòng)分析

ADC的性能與采樣時(shí)鐘質(zhì)量密切相關(guān)。采樣時(shí)鐘的抖動(dòng)會(huì)導(dǎo)致AD的信噪比下降。因此設(shè)計(jì)時(shí)鐘電路時(shí)要特別注意時(shí)鐘信號(hào)的完整性，減小時(shí)鐘的附加抖動(dòng)，并盡可能采樣無(wú)源電路給ADC供時(shí)鐘。受孔徑抖動(dòng)的影響，最大信噪比公式為：

(1)

如果考慮量化噪聲和抖動(dòng)，則信噪比為：

(2)

式中：Q=A/2N-1，N為ADC位數(shù)；A為常數(shù)。

理想信噪比和模擬輸入頻率及抖動(dòng)的關(guān)系如圖3所示。

圖3 理想信噪比和模擬輸入頻率及抖動(dòng)的關(guān)系

2.6 熱仿真分析

考慮高速采集模塊的熱量大且元件數(shù)量多及分布式排布使用的特點(diǎn)，采用傳導(dǎo)冷卻散熱，模塊內(nèi)部產(chǎn)生的熱量均通過(guò)模塊兩端的肋片經(jīng)機(jī)架冷板導(dǎo)出。

本高速采集模塊熱控技術(shù)要滿足如下要求： 模塊的主要熱控設(shè)計(jì)對(duì)象為多個(gè)發(fā)熱元件；元器件殼體溫度≯100 ℃；環(huán)境溫度≯55 ℃。

本高速采集模塊經(jīng)專業(yè)熱分析軟件熱分析計(jì)算表明，安裝冷板的溫度設(shè)定為定溫度邊界，溫度為54 ℃，模塊與導(dǎo)冷插箱的接觸熱阻取為0.6 ℃/W時(shí)，發(fā)熱元件最高溫度為81 ℃，低于各元件允許的工作溫度上限，滿足設(shè)計(jì)要求。

發(fā)熱器件溫度分布云圖如圖4所示。

圖4 發(fā)熱器件溫度分布云圖

3 軟件設(shè)計(jì)

對(duì)于數(shù)字化接收，目前廣泛采用基于軟件無(wú)線電設(shè)計(jì)思想的數(shù)字化接收機(jī)技術(shù)實(shí)現(xiàn)數(shù)字正交解調(diào)，用于實(shí)現(xiàn)解調(diào)的電路被稱為DDC，具有數(shù)控振蕩器(NCO)及可編程高效數(shù)字濾波器，因此在采樣時(shí)鐘確定的情況下，可在較寬范圍內(nèi)實(shí)現(xiàn)多種帶寬信號(hào)的解調(diào)和匹配濾波。基本實(shí)現(xiàn)框圖如圖5所示[8]。

圖5 數(shù)字I/Q正交解調(diào)實(shí)現(xiàn)原理框圖

ADC采樣后的中頻數(shù)字信號(hào)通過(guò)JE204B總線協(xié)議送給FPGA。FPGA首先需要從高速串行信號(hào)中恢復(fù)并降為低速的并行ADC數(shù)據(jù)信號(hào)，這樣便于內(nèi)部處理。然后經(jīng)過(guò)并行寬帶數(shù)字下變頻處理，得到包含原始信號(hào)幅度和相位信息的基帶IQ信號(hào)，再經(jīng)過(guò)光纖送給信號(hào)處理系統(tǒng)[9]。并且需要做好定時(shí)控制，保證多路ADC之間保持同步處理。FPGA軟件處理流程如圖6所示。

圖6 FPGA軟件處理流程圖

4 指標(biāo)測(cè)試與高速PCB注意事項(xiàng)

4.1 指標(biāo)測(cè)試

ADC在實(shí)際運(yùn)用中，一般最關(guān)注信噪比(有效位)這個(gè)指標(biāo)，即便對(duì)于同一個(gè)ADC芯片，信噪比指標(biāo)跟采樣率、輸入信號(hào)頻率、采樣時(shí)鐘的質(zhì)量等也密切相關(guān)。信噪比越高，接收機(jī)的瞬時(shí)動(dòng)態(tài)范圍就越大。這里ADC工作在最高采樣率1 Gbps，輸入信號(hào)最高頻率為950 MHz，測(cè)得的信噪比優(yōu)于52 dB。測(cè)試指標(biāo)對(duì)比如表2所示。

表2 測(cè)試指標(biāo)對(duì)比

4.2 制電路板(PCB)設(shè)計(jì)注意事項(xiàng)

高速PCB上的工作頻率已越來(lái)越高，如果走線布局處理不當(dāng)，將會(huì)降低信號(hào)完整性，導(dǎo)致PCB設(shè)計(jì)失敗。設(shè)計(jì)PCB時(shí)需要考慮如下準(zhǔn)則：從電磁兼容和抗干擾的角度來(lái)優(yōu)化器件的布局；電源走線考慮到電流容量，盡量畫電源平面；高速模擬信號(hào)、高速差分信號(hào)走線要經(jīng)過(guò)阻抗計(jì)算；考慮大功率器件散熱問(wèn)題；時(shí)鐘線、模擬信號(hào)線、差分線、JTAG鏈等關(guān)鍵走線需重點(diǎn)關(guān)注；電源模塊散熱焊盤需打散熱密孔；模擬信號(hào)走線附近最好不要有數(shù)字信號(hào)過(guò)孔等。

5 結(jié)束語(yǔ)

在目前和不遠(yuǎn)的將來(lái)，雷達(dá)與電子戰(zhàn)裝備工作的瞬時(shí)帶寬會(huì)越來(lái)越寬，特別是在超寬帶合成孔徑雷達(dá)(SAR)技術(shù)和超寬帶電子戰(zhàn)接收機(jī)中，已經(jīng)對(duì)提高采樣率的需求越來(lái)越迫切。隨著半導(dǎo)體工藝的不斷發(fā)展，高速ADC芯片技術(shù)的發(fā)展也是日新月異，高速采集的瞬時(shí)帶寬及處理能力將會(huì)得到進(jìn)一步提高。本文給出的基于LRM結(jié)構(gòu)的八通道高速采集模塊采用模塊化、標(biāo)準(zhǔn)化設(shè)計(jì)，可以在一定程度上滿足通用化需求。通過(guò)對(duì)板卡的實(shí)測(cè)指標(biāo)及其在實(shí)際裝備上的應(yīng)用情況可以得出，本模塊的設(shè)計(jì)是可靠的、有效的。

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