DDS雜散的分析與仿真

付道文(西安電子科技大學，陜西 西安 710071)

0 引 言

直接數字合成(DDS)技術[1-3]是一種新的信號合成技術。它具有靈活多變、頻率分辨率高、操作方便、頻率切換速度快、輸出相位噪聲低、全數字化實現、參數可編程、重量輕、體積小、便于集成等諸多優點，廣泛應用于實際工程中；但是由于其存在雜散問題，限制了其更好的發展。本文將對DDS的雜散問題進行探討和分析。

1 DDS的原理

DDS的基本原理如圖1所示。DDS以參考時鐘源fc作為其系統工作時鐘，在每個時鐘到來時，相位累加器就會結合頻率指定的輸入數據進行有規律的累加操作，然后再將累加的結果作為正弦波波形存儲器的地址輸入，這一操作即是將相位信息變化成數字幅度信息的過程。存儲器的輸出信息作為數模轉換器(DAC)的輸入信號，即可將數字化的信號轉換成模擬信號，再經由低通濾波器除去高頻噪聲信號，從而得到盡可能純凈的正弦波信號。

圖1 DDS基本原理結構

若累加器以K點為步長，正弦波存儲器的位數為N，則產生的信號頻率和周期分別為：

fo=K·fc/2N

(1)

To=Tc·2N/K

(2)

式中：K為DDS頻率控制字，當K=1時，輸出信號的頻率表示為DDS的分辨率。

根據奈奎斯特采樣定理，DDS輸出信號的最高頻率為fc/2，而在實際中，最高輸出頻率一般約40%fc。

2 DDS的雜散來源

DDS的雜散模型如圖2所示，由于相位累加器的輸出數據需要經過截位而送至幅度轉換只讀存儲器(ROM)表中，這樣就會舍棄低位數據，從而造成DDS的截位誤差；同時，ROM的存儲空間有限，不能完全保存所有正弦波的信息，從而會造成ROM的輸出量化誤差；另外，由于DAC的非理想特性，其中包括DAC分辨位數有限、DAC的積分非線性等引起的誤差。

圖2 DDS雜散模型

3 理想情況下的分析與仿真

3.1 理想情況下的DDS輸出信號分析

設DDS的相位累加器的位數為N，頻率控制字為K，n表示相位累加器的當前累加次數，累加器的輸出為φ(n)，φ(n)也是周期序列，其周期為uk=2B/GCD(2B,K)，其中GCD(2B,K)表示2N與K的最大公約數。

暫不考慮相位截取和幅度量化所引起的誤差，輸入至DAC的離散信號序列為S(n)：

S(n)=cos(2πKn/2N)

(3)

對S(n)做傅里葉變換，即可得到DDS輸出信號的頻譜特性。

3.2 理想情況下的DDS輸出信號仿真

仿真結果如圖3所示，在理想情況下，設置相位累加器位數N=10，頻率控制字K=200，此時，不需要考慮相位累加器的截位。DDS的輸出沒有雜散頻率分量，輸出信號的頻率fo=Kfc/2N，即為圖3中橫坐標歸一化頻率的0.2處，另外第1個距輸出頻率最近的頻率為fo=(2N-K)fc/2N，這也就是頻率fc-fo，對比計算的頻率分量，亦可反過來驗證其正確性。另外頻率分量fc-fo處的幅度僅比輸出信號fo幅度低3 dB，這也就驗證了DAC后端必須添加低通濾波器。

圖3 理想DDS頻譜仿真(N=10,K=200)

4 相位累加器舍位雜散分析與仿真

4.1 相位累加器舍位[4-5]分析

設在理想情況下，N位相位累加器的輸出序列φ(n)為:

φ(n)=(nK)mod2N

(4)

式中:n表示累加次數，n=0,1,2,…;K表示頻率控制字;mod表示模除運算。

對于2個正整數p和q，mod運算定義為：

pmodq=p-int(p/q)q

(5)

式中:int(p/q)表示取整運算。

在實際情況下，相位舍位而產生的誤差為εp(n)，N為DDS相位累加器的位數，則相位累加器的輸出為0～2N-1，通常去相位累加器的高A位輸出作為幅度轉換ROM表的輸入，易知B=N-A為舍棄的倍數，截位之后，相位累加器的輸出序列φp(n)為：

φp(n)=φ(n)-(φ(n)mod2B)

(6)

正弦波相位序列為：

θp(n)=(2π/2N)φp(n)

(7)

對應的相位誤差為εp(n)：

εp(n)=nKmod2B

(8)

由上式可知，當K=m2Bp(m為正整數)時，φp(n)=0，即相位誤差序列為0，此時DDS輸出信號頻率為：

fo=Kfc/2N=mfc/2A

(9)

當K≠m2B(m為正整數)時，φp(n)≠0，即相位誤差序列不為0。φp(n)是以u為周期的序列，其中uk=2B/GCD(2B,C)，C=Kmod2B。

在不考慮其他誤差的情況下，DDS輸出信號波形序列為：

Sr(n)=cos[2πnK/2N-2πεp(n)/2N]

(10)

當滿足εp(n)/2N≤2B/2N=2(B-A)≤1時,可對Sr(n)進一步化簡:

Sr(n)=sin(2πnK/2N)-2πεp(n)cos(2πnK/2N)/2N

(11)

誤差波形序列Se(n)為：

Se(n)=2πεP(n)cos(2πnK/2N)/2N

(12)

設Sr(n)經過DAC轉換后的信號為Sp(t)，周期T=ukTc，Sp(t)在1個周期內可以寫作：

(13)

其傅里葉展開形式為：

(14)

(15)

將式(13)代入式(15)，化簡，可得出：

(16)

4.2 相位累加器舍位雜散仿真分析

相位累加器舍位誤差仿真如圖4和圖5所示，誤差序列εp(n)是以1為周期的采樣序列(注意此時的1不是仿真圖中橫坐標的1，仿真圖中的橫坐標是經過2N歸一化之后的結果)。由于頻譜搬移的因素，仿真圖中的譜線“成對”出現，“成對”譜線之間的頻率間隔為1/27(對DDS系統頻率進行歸一化)。對比圖4和圖5，當K減小時，雜散信號的譜線間距明顯縮小，這是因為雜散信號的平均采樣點數隨著K的減小而增大。

圖4 相位截斷造成雜散譜(N=12,B=7,K=6)

圖5 相位截斷造成雜散譜(N=12,B=7,K=1)

5 幅度量化誤差雜散分析與仿真

5.1 幅度量化誤差[6-8]分析

設量化階q=2-(-D-1)，D為幅度轉換器的量化位數，S(t)為量化前的正弦函數,εa(t)為量化誤差函數，其幅度為q/2，可以如下表示：

(17)

設正弦函數為S(t)=sin(2πf0t)，代入式(17)，可得：

(18)

若DDS的頻率控制字為K，ROM輸出幅度的量化誤差序列為εa(m)，則式(18)可進一步變換為:

(19)

設S(m)經過DAC后,信號再經過傅里葉變換，設其傅里葉級數為Fn，有：

Fn=exp(-jπn/uk)Xa(n)/uk

(20)

式中:Xa(n)為序列Sa(n)的離散傅里葉變換(DFT)，并且Sa(n)=S(n)-εa(n)。

5.2 幅度量化誤差仿真分析

幅度量化誤差仿真如圖6～圖8所示，圖中的縱坐標對信號主頻fo=fcK/2-N所對應的幅度進行歸一化。對比圖7和圖8，當量化位數D適當地增大時，DDS的輸出信號雜散明顯降低。

圖6 DDS幅度量化后的頻譜特性(N=10,D=8,K=50)

圖7 DDS幅度量化后的頻譜特性(N=10,D=8,K=300)

圖8 DDS幅度量化后的頻譜特性(N=10,D=12,K=300)

6 DAC造成的DDS誤差

由于DAC的位數有限，這一部分分析與幅度量化誤差類似，用D表示DAC的位數，信號功率與噪聲功率之比為：

σSNR=1.76+6.02D

(21)

從公式(21)可得出：DAC的位數每增加1位，信噪比提升6 dB。

7 結束語

在工程中，DDS廣泛應用于信號源產生模塊，因此，在使用DDS的過程中，應對DDS的雜散問題有足夠的了解，無論是芯片選型還是硬件調試階段，都難以避免地遇到DDS輸出信號質量的問題。本文從理論推導出發，通過Matlab仿真，全面地分析了DDS的雜散問題，可以為DDS的實際應用提供理論依據。

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