VerilogHDL在數字集成電路設計中的教學與探索

湯斌　蔣上海　石勝輝　鐘年丙　宋濤　羅彬彬

【摘要】近年來，Verilog HDL硬件描述語言在數字集成電路設計、數字邏輯設計等方面得到了廣泛應用，在集成電路專業方向課程建設方面起著越來越重要的作用。本文在分析總結Verilog HDL硬件描述語言發展史的基礎上，探討了其在教學方面的應用，同時總結其進行數字集成電路設計方法步驟，最后進行了實踐探討，對集成電路專業方向發展具有重要的參考意義。

【關鍵詞】Verilog HDL；VHDL；集成電路；實踐

【Abstract】In recent years，Verilog HDL hardware description language design，digital integrated circuit digital logic design has been widely used and plays a more and more important role in the integrated circuit specialty curriculum construction.Based on the analysis and summary of Verilog HDL hardware description language history，discusses its application in teaching，and summarizes the steps of digital integrated circuit design method，finally discusses the practice，has an important reference significance to the professional direction of integrated circuit.

【key words】Verilog HDL；VHDL；integrated circuit；practice

【中圖分類號】G642 【文獻標識碼】B 【文章編號】2095-3089（2017）07-0033-02

作為 “互聯網”、“人工智能” 等當前熱門行業的基礎，集成電路專業方向一直備受社會倚重，已逐漸演變為當代制造業的基礎行業[1]。集成電路設計分為模擬集成電路設計和數字集成電路設計兩個方面，前者主要由電容、電阻、晶體管等組成，主要處理的是模擬信號，側重于功耗、噪聲、工藝等方面的設計和應用；而后者主要針對數字信號處理進行設計，采用硬件描述語言結合EDA工具實現建模、設計、綜合、仿真、驗證等。硬件描述語言包括多種，但目前符合IEEE標準的有VHDL和Verilog HDL，這兩種硬件描述語言各有優劣，在當今數字集成電路設計方向教學上，都有著廣泛的應用。與VHDL相比，Verilog HDL具有較容易入門、程序性強、采用的廠商多和工程師應用案例較多等優點[2]。因此，在考慮學生就業、在業界適應性因素的基礎上，選擇Verilog HDL語言教學有利于提高學生的整體競爭優勢。

一、 Verilog HDL在教學中的應用

Verilog HDL和VHDL是當今應用最為廣泛的兩種硬件描述語言（HDL：Hardware Description Language），兩門語言采用IEEE標準，廣泛應用于嵌入式FPGA的項目開發以及集成電路仿真、設計、驗證中。Verilog HDL由美國軍方研發。1983年，Gateway Design Automation（GDA）公司的Philip Moorby首創了Verilog HDL，后來Moorby成為Verilog HDL-XL的主要設計者和Cadence公司的第一合伙人。1984至1986年，Moorby設計出第一個關于Verilog HDL的仿真器，并提出了用于快速門級仿真的XL算法，使Verilog HDL語言得到迅速發展。1987年Synonsys公司開始使用Verilog HDL行為語言作為綜合工具的輸入。1989年Cadence公司收購了Gateway公司，Verilog HDL成為Cadence公司的私有財產。1990年初，Cadence公司把Verilog HDL和Verilog HDL-XL分開，并公開發布了Verilog HDL。隨后成立的OVI（Open Verilog HDL International）組織負責Verilog HDL的發展并制定有關標準，OVI由Verilog HDL的使用者和CAE供應商組成。1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認為Verilog HDL-XL是最好的仿真器。同時，OVI推出2.0版本的Verilong HDL規范，IEEE則將OVI的Verilog HDL2.0作為IEEE標準的提案。1995年12月，IEEE制定了Verilog HDL的標準IEEE1364-1995。目前，最新的Verilog語言版本是2000年IEEE公布的Verilog 2001標準，其大幅度地提高了系統級和可綜合性能。

HDL語言以文本形式來描述數字系統硬件結構和行為，是一種用形式化方法來描述數字電路和系統的語言，可以從上層到下層來逐層描述自己的設計思想。即用一系列分層次的模塊來表示復雜的數字系統，并逐層進行驗證仿真，再把具體的模塊組合由綜合工具轉化成門級網表，接下去再利用布局布線工具把網表轉化為具體電路結構的實現。目前，這種自頂向下的方法已被廣泛使用[3]。其教學目標是學習使學生掌握Verilog HDL語言的語法基礎以及程序結構，能夠采用其進行數字邏輯設計。同時，通過該門課程的學習，學生能夠掌握數字集成電路的設計方法，提高嵌入式系統的設計水平，以適應當前物聯網、大數據等新技術的發展，同時為后續微處理器與系統，可編程片上系統等專業課程打好基礎。

二、基于Verilog HDL的集成電路設計方法endprint

（一）可編程邏輯器件

PLD（Programmable Logic Device），可編程邏輯器件，是一種集成度高、處理速度快，能夠實現由用戶編程定義的某種邏輯功能的新型邏輯器件，并且可以實現加密與重新定義編程，分為CPLD和FPGA[4]。CPLD（Complex Programmable Logic Device）即復雜可編程邏輯器件，與FPGA（Field Programmable Gate Array）現場可編程門陣列實現的功能基本相同，只是內部結構略有不同，并且兩者的區別可以被忽略統稱為FPGA。

（二）設計方法

基于Verilog HDL的集成電路設計，主要是通過硬件描述語言描述數字系統的接口、結構、行為和功能。再通過軟件設計工具，轉換為門級電路，利用可編程邏輯器件自動布局布線工具，把網表轉換為要實現的具體電路結構。

以可編程邏輯器件為載體的集成電路設計采用硬件描述語言，可以讓設計人員快速地開發出功能強大的芯片，這是數字集成電路設計和應用的發展方向[5]。（三）設計步驟

一般來說，完整的以可編程邏輯器件為載體的集成電路設計步驟包括設計準備、設計輸入、功能仿真、設計處理等。

設計準備：設計人員根據任務，提供設計方案，并根據任務要求、工作速度、實現的可能性、成本等方面對所設計出的方案進行反復論證，并對設計所需器件進行選擇，最終選擇合適的設計方案與器件類型。

設計輸入：利用Verilog HDL語言“自頂而下”的設計方法，根據模塊的劃分從而實現復用[6]。

功能仿真：在完成電路設計欲實施設計方案之前，應先利用專用的仿真工具對設計方案進行功能仿真，驗證整體系統功能是否符合設計需求。通過仿真從而實現以及發現設計中是否有錯誤，以此提高設計的可靠性，從而加快設計進度。在電路仿真中，常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC.Verilog和NC.VHDL等。

設計處理：設計處理是可編程邏輯器件設計中的核心環節。在設計處理過程中，編譯軟件將對設計輸入文件進行綜合優化、實現、布局布線、仿真以及下載調試等工作。

三、基于Verilog HDL的集成電路設計專業課程實踐

Verilog HDL作為一種硬件描述語言，在使用時只需將我們所需的數字電路的功能或結構描述出來，然后通過PC端的EDA設計軟件綜合出來即可。相比較傳統的設計方法，既可以節省時間也可以很大程度上提高設計效率，突破了傳統設計方法的局限性。同時，使用計算機電路設計軟件進行集成電路設計是適應時代高集成工藝的必然結果。目前，國內外很多高校都開設了集成電路設計的相關課程，大多數以FPGA為開發平臺。在國外，關于FPGA的技術已經達到了一個很高的水平；相比較于國內，FPGA雖然起步較晚，與國外FPGA的技術有較大差距，但發展迅猛，上升空間很大。所以集成電路設計專業課程的開設可促進國內高校師生對于FPGA技術的學習、掌握與應用，最終使其達到能進行一些科研任務的開發。

現今，各種數字電路的集成芯片由于具有低功耗，數據的傳輸、運算速度快等優點，在各大領域都有廣泛的應用。同時，在一些科研類競賽例如全國大學生電子設計大賽中，集成電路在課題設計中更是被廣泛推崇，甚至在一些課題中，倘若不采用集成電路，根本無法完成課題任務，滿足課題所需要求。可以說Verilog HDL與集成電路設計的結合將成為各種電子技術設計競賽選手必須掌握的基礎技能和制勝的法寶。此外，集成電路所需功能都可通過Verilog HDL進行描述，然后通過綜合生成門級電路單元即可對其進行調用。

在教學該門課程時，需要大量的進行實驗驗證，通過實例來學習每一個教學知識點，提高學生的學習效率與興趣。傳統的教學教師往往按照基本的語法、原理講起，實際應用較少，學生感覺課堂枯燥無味，最終導致教學效果不理想。即需要改變教學模式，將理論知識融入到實驗重，通過仿真、上板調試提高學生的學習興趣。由簡單的基礎到復雜的設計，累積所學的知識點，更加有利于學生的學習。同時，也可以采用項目教學法進行教學，該方法在很多高校都已經應用并且取得了卓越的效果。

四、結語

Verilog HDL硬件描述語言進行數字集成電路設計具有簡便、應用范圍廣、資源豐富等優點。本文對Verilog HDL發展歷程進行了總結，并探討了其應用于集成電路設計的可行性以及實踐步驟，最后總結出以項目選擇、項目的劃分、實施、定期檢查和評估為三大學習綱要步驟進行學習，相比傳統的填鴨式教學，具有很多的方面的優勢。學生既能掌握所需要學習的知識點，又能夠具備企業項目工作的經歷。

參考文獻

[1]潘卓偉.集成電路制造業發展思路研究[J].通訊世界，2017（2）：156-157.

[2]吳堅，楊潤標.《VHDL硬件描述語言》課程教學方法初探[J].吉林教育：綜合，2016（29）.

[3]郭家榮.項目教學法在Verilog HDL程序設計教學中的應用[J].教育現代化，2016（30）.

[4]王巍，高德遠，牟澄宇.可編程邏輯器件的VHDL設計[J].航空電子技術，1999（1）.

[5]高立新，程龍余.基于FPGA的集成電路設計專業及課程研究[J].深圳職業技術學院學報，2011，10（5）：38-40.

[6]高忠堅，魏茂金，張銳戈，等.Verilog HDL數字鐘電路的設計研究[J].萍鄉高等專科學校學報，2016，33（3）：27-31.endprint