低抖動時鐘產生電路設計

江 平，葉寶盛

(中國電子科技集團公司電子第36研究所，嘉興 314033)

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低抖動時鐘產生電路設計

江 平，葉寶盛

(中國電子科技集團公司電子第36研究所，嘉興 314033)

相位噪聲和抖動是考量周期信號性能最常用的2個指標。介紹了相位噪聲和抖動的概念，詳細分析了兩者之間的聯系，設計了一個低抖動的標頻時鐘模塊，測試結果表明均方根(RMS)周期抖動≤250fs。

時鐘模塊；相位噪聲；抖動

0 引 言

時鐘信號是電子系統中必不可少的，其穩定度是影響系統性能的關鍵指標。隨著技術的發展、工作速度的提高，系統對時鐘穩定度也提出了更高的要求[1]。本文設計了一個低抖動的標頻時鐘模塊，通過理論計算和實測得到其均方根(RMS)抖動，很好地滿足了系統的應用要求。

1 基本概念及理論分析

1.1 相位噪聲

理想的振蕩器輸出為一正弦波，只存在單一頻率，其頻譜為單一脈沖[2]，如圖1所示。而實際的振蕩器輸出不是理想的正弦波，其幅度和相位都是隨時間變化的，可以表示為：

Vo(t)=A(t)cos[ω0t+φ(t)]

(1)

由于A(t)和φ(t)的影響，實際振蕩器輸出波形的頻譜在中心頻率兩側存在邊帶，如圖2所示。

圖1 理想振蕩器輸出頻譜

圖2 實際振蕩器輸出頻譜

相位噪聲定義為在某一頻偏處，1Hz帶寬內單邊帶噪聲譜密度與載波功率的比值，通常對該值取對數，單位dBc/Hz，見公式(2):

(2)

式中：Psideband(ω0+Δω,1Hz)為單邊帶頻譜上與載波頻率ω0偏移Δω處1Hz帶寬內的噪聲功率[3]。

1.2 抖動

相位噪聲從頻域上描述了信號穩定度，而抖動則從時域上表征了信號的穩定度，反映了周期信號偏離理想位置的程度。按照不同的類型，抖動可以分為周期間抖動、周期抖動和長周期抖動，其中周期抖動較為常用。

周期抖動(Jper)是信號實測周期與理想周期之間的時間差。假設時鐘信號的理想周期為T0，第i個周期為Tper(i)，則第i個周期抖動表示為：

Jper(i)=T0-Tper(i)

(3)

(4)

1.3 相位噪聲與時鐘抖動的關系

相位噪聲和時鐘抖動是對時鐘性能在頻域和時域上的描述，本質上是相同的，因此兩者之間必然存在內在的聯系[1]。

在應用中由于限幅器等作用，幅度隨時間的變化通?？梢院雎圆挥?，即式(1)可以表示為：

(5)

則第i個周期抖動可以表示為：

(6)

式中：Δφi為第i個周期的相位誤差。

(7)

(8)

所以：

(9)

而其中LΔφ(fm)與相位噪聲L(fm)存在如下關系：

L(fm)=10lgLΔφ(fm)

(10)

將式(10)代入式(9)，可得：

(11)

式(11)表明了周期抖動和相位噪聲兩者之間的相互轉換關系，通過該式可以在測試出相位噪聲的情況下近似計算周期抖動。

2 標頻時鐘模塊設計與測試

2.1 標頻時鐘模塊電路設計

本文設計了一個低抖動的標頻時鐘模塊，提供時鐘信號10MHz、92.16MHz、204.8MHz各1路及100MHz2路。模塊內部包含二分路單元、三分路單元、102.4MHz鎖相分路單元、92.16MHz鎖相單元和204.8MHz鎖相單元等主要電路，組成框圖見圖3。

圖3 標頻時鐘模塊組成框圖

二分路電路將10MHz銣鐘信號功分成2路，一路給鎖相晶振提供參考時鐘，另一路則對外輸出。在二分路電路的2個輸出支路上加衰減和放大電路，以增大兩輸出電路之間的隔離。

三分路電路將鎖相晶振的輸出分成3路，2路放大、濾波后對外提供2路100MHz信號，第3路則作為102.4MHz鎖相分路電路的參考時鐘。

102.4MHz鎖相分路電路用于產生92.16MHz鎖相電路和204.8MHz鎖相電路所需的參考時鐘。本電路采用HMC830鎖相環芯片，100MHz參考，4MHz鑒相，整數分頻，鎖相環產生2 048MHz的頻率信號，經芯片內部后級分頻器20分頻，實現102.4MHz信號的鎖相輸出，經二分路電路分路、放大、濾波后作為92.16MHz和204.8MHz鎖相電路的參考。

92.16MHz鎖相電路采用HMC830單環，102.4MHz參考鑒相，整數分頻，實現92.16MHz信號的鎖相，放大、濾波后對外輸出。204.8MHz鎖相電路同樣采用上述結構，硬件電路可基本移用，只需向HMC830芯片的內部寄存器寫入所需頻率對應的值即可。

2.2 相位噪聲和周期抖動的理論計算

本設計采用的100MHz鎖相晶振的相位噪聲見表1。其中未能從手冊中找到的數據通過理論及常規情況估計。

表1 鎖相晶振相位噪聲

102.4MHz參考時鐘采用HMC830芯片搭建鎖相環單環實現，環路帶寬約200kHz，下面估算其相位噪聲。

整數分頻工作模式下，HMC830的基底噪聲為-230dBc/Hz，可估算其對102.4MHz的帶內噪聲為：-230+10lg(4 000 000)+20lg(2 048/4)-20lg20≈-135.8dBc/Hz，而帶外則由內部壓控振蕩器(VCO)確定?？傻闷湎辔辉肼?，見表2。

表2 102.4MHz參考信號相位噪聲

同理，可以計算得到204.8MHz信號的相位噪聲，見表3。

表3 204.8MHz參考信號相位噪聲

通常在工程上可以用分段函數來描述相位噪聲和頻偏之間的關系，則表3中204.8MHz信號的相位噪聲如圖4所示。那么，L(f)在數學上可以表示為：

(12)

(13)

圖4 估算的204.8 MHz信號相位噪聲曲線

將公式(12)、(13)代入公式(11)，可得:

(14)

通過Matlab編程計算，可得204.8MHz時鐘信號在頻偏10Hz～10MHz范圍內的RMS周期抖動為225.6fs。

2.3 相位噪聲和周期抖動的測試

理論分析和計算得出了周期抖動的值，以下給出實物測量的結果。標頻時鐘模塊實物見圖5。

圖5 標頻時鐘模塊實物

首先給該模塊加電，用相位噪聲分析儀E5052測試204.8MHz端口的相位噪聲及RMS抖動，記錄測試曲線,如圖6所示。由圖6可得，頻偏10Hz、100Hz、1kHz、10kHz、100kHz、1MHz和10MHz處的相位噪聲分別是-83、-120、-128、-133、-131、-146、-169。頻偏10Hz～10MHz內RMS周期抖動值為237fs。

圖6 實測204.8 MHz信號相位噪聲曲線

2.4 計算與實測結果比較

通過比較發現，理論計算的周期抖動值與實測值基本吻合，只存在5%的誤差，因此該估算模型能夠很好地指導電路設計。而誤差主要由以下兩方面原因造成：

(1) 相位噪聲預估誤差。相位噪聲的估算不準確，和實測的相位噪聲值存在一定的差異。

(2) 相位噪聲曲線的分段線性近似。實測相位噪聲曲線并不是理想的分段線性函數，而計算中則采用了分段線性函數近似。

3 結束語

本文闡述了相位噪聲和時鐘抖動這2個基本概念及兩者之間的關系，設計了一個低抖動的標頻時鐘模塊，給單機和系統提供10MHz、100MHz、92.16MHz和204.8MHz這幾路時鐘信號，通過計算和實測結果的比較，驗證了相位噪聲和抖動之間的關系。測試結果表明該設計能夠實現低抖動的時鐘信號輸出，滿足系統應用要求。

[1]ZANCHIA，BONFANTIA，LEVANTINOS，etal．Cycle-to-cyclejitterrelationshipwithapplicationtothephasenoiseinPLL[C]//SouthwestSymposiumonMixed-signalDesign.Austin，Texas,America，2001：32- 37.

[2]RAZAVIB.模擬CMOS集成電路設計[M].陳貴燦譯.西安：西安交通大學出版社,2003.

[3]HAJIMIRIA,LEETH.Ageneraltheoryofphasenoiseinelectricaloscillators[J].JournalofSolid-stateCircuits,1998,33(2):179-194.

DesignofLow-jitterClockGenerationCircuit

JIANGPing，YEBao-sheng

(No.36ResearchInstituteofCETC,Jiaxing314033，China)

Phasenoiseandjitteraretwoindexestoevaluatetheperformanceofperiodicsignal.Thispaperintroducestheconceptionsofphasenoiseandjitter,analyzestherelationbetweenthemindetail,designsaclockmodulewithstandardlow-jitterfrequency.Thetestresultindicatesthattherootmeansquare(RMS)periodicjitterisn'tmorethan250fs.

clockmodule;phasenoise;jitter

2015-08-12

TN

A

CN32-1413(2016)05-0117-04

10.16426/j.cnki.jcdzdk.2016.05.029