基于FPGA的DDS多路信號源設計研究

齊英 鄧杰

【摘要】 由于具有轉換時間快、頻率精度高、頻帶寬等優點，DDS 已經在宇航、雷達、通信、電子戰等系統得到廣泛應用。然而，隨著高科技領域新的發展，DDS的各項性能指標已不能完全滿足實際的需要，特別是DDS輸出頻譜雜散較大是其固有的缺陷。如何提高DDS的整體性能指標，進一步減少占用的寄存器資源，減小系統的復雜程度，對其雜散進行正確分析并有效抑制等成為DDS發展的重要課題。基于此，本文對基于FPGA的DDS多路信號源設計進行了研究，希望能提供一些有益的思考。

【關鍵詞】 FPGA DDS 多路信號源 設計研究

在本設計當中，FPGA是信號源的主控芯片，多路信號源的設計主要是利用DDS技術來實現的。此種信號源的優勢在于，可以同時輸出32路模擬信號，輸出波形包括正弦波、三角波、鋸齒波、矩形波四種，輸出頻率的調節范圍為1Hz到1.9kHz，輸出的幅值調節范圍為正負2.5V之間，信號幅值的精度最高可達0.0625%。在存儲測試系統自檢的過程中，此信號源也可以提供模擬信號輸入，通過模擬信號檢測目標設備的工作情況，并測試目標設備的各項性能指標。

一、研究擬解決的問題及思路

本設計當中，需要重點解決的問題有三個，分別是：算法、模型的建立；優化方法和雜散抑制技術的仿真驗證和模型參數的建立；以及軟件開發與硬件電路實現。具體的解決思路為：一是利用DDS技術的特點和FPGA實現DDS技術的原理，理論研究和推導優化方法與雜散抑制技術；二是利用VHDL自頂向下的設計思想和Matlab軟件的強大數學運算功能，對模型進行算法研究或數值分析，對優化方法和雜散抑制技術進行仿真驗證和模型參數的建立。三是開發優化方法和雜散抑制技術的應用程序，采用大規模FPGA和高精度DAC芯片實現一種高頻譜純度、可數字擴頻的頻率合成器。為此，需要綜合考慮采用6級流水線結構實現相位累加器的良好設計、找出1/8 正弦波形函數壓縮算法、DDS頻譜分析、構造DDS雜散模型和雜散分析、研究DDS雜散抑制技術、建立高頻譜純度頻率合成器硬件電路和軟件設計等，以此將解決問題的思路良好地植入到設計方案當中。

二、基于FPGA的DDS多路信號源設計策略

1.基于FPGA技術的多路同步信號源的設計模型。在一個FPGA芯片上，構建三路DDS信號通道，達到三路波形的數字輸出。在輸出數字信號后，進行D/A切換，課達到三路信號的模擬輸出。三路DDS信號通道的信號輸出頻率值取自相同的累加器輸出的地址值，此外，相位的加法也是基于同一個累加器輸出的地址值實現的，這樣做的好處是，基本消除了DDS芯片分立專用帶來的誤差。基于DDS各信號通道參數所具有的高度一致性，外部連線所導致的誤差也被大大降低，最終達到良好的相位連續調節效果。

2.基于DDS技術的多路同步信號輸出的FPGA設計方案。與一般DDS工作原理不同，同步多路輸出DDS的工作原理更能滿足實際應用的需求。基于參數一致性和良好的相位可調性，多個信號之間存在良好的同步、同頻特征，因而，同步多路輸出DDS的性能優越，可以滿足實際應用的需求。對于DDS設計的核心部件相位累加器來說，采用32位加法器和32位寄存器級聯構成。在實際工作中，加法器在上一個時鐘作用后產生的相位數據被相位累加器反饋到加法器的輸入端，進而加法器在下一個時鐘作用下仍然和頻率控制字疊加，從而達到相位累加的效果，直至出現溢出，再重返初始狀態，完成一個完整周期的波形輸出。本設計中的32位累加器模塊的實現，采用VHDL語言，具有較高的可操作性和可行性。對于波形存儲器的設計來說，波形存儲器的取樣地址即是相位累加器輸出的實際數據，進而進行波形的相位-幅碼轉換，最終在給定的時間點上，確定輸出的波形的抽樣幅碼，完成流程任務。這樣的波形存儲器設計方式，充分利用了FPGA資源，以10為的ROM作為載體實現了數據的存儲和轉換。ROM的獲得是相對容易的，其存儲的數據也可由正弦波形數據生成的C程序來生成，而要實現其他波形數據的生成，只需對其中的波形表達式進行簡單修改即可。

3.仿真和調試環節。為保證此項設計的可行性，仿真與調試環節是必不可少的。通過仿真和調試環節，檢驗出生成的仿真數據完全正確可靠，并且檢驗出得到的同頻和可調相的三個正弦波的幅值數據序列完全達到了設計的預期要求。

三、結束語

本設計將FPGA原理和DDS原理進行了良好的結合運用，最終實現了多路信號源的良好的性能，不僅能夠同時輸出32路模擬信號，而且多路信號在參數方面具有良好的一致性，解決了許多實際應用中需要克服的問題。此外，在輸出需求需要改變的是時候，本設計只需簡單修改存儲器波形信息的ROM數據即可實現，具有較高的靈活性和實用性，不需要另行制版。從理論角度來說，本設計在應用過程中節省了不少時間成本，增加了運行效益，對于信號源的擴展和改進來說益處良多。

參 考 文 獻

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