基于VHDL的乘法器的設(shè)計與對比

趙杰

（商洛學(xué)院電子信息與電氣工程學(xué)院，陜西商洛726000）

基于VHDL的乘法器的設(shè)計與對比

趙杰

（商洛學(xué)院電子信息與電氣工程學(xué)院，陜西商洛726000）

在數(shù)字系統(tǒng)中，乘法器是進行數(shù)字信號運算的核心運算單元，同時也是微處理器中進行數(shù)據(jù)處理的關(guān)鍵部分。以8位乘法器為例，根據(jù)簡單并行乘法器、加法器樹乘法器和移位相加乘法器的基本原理，利用VHDL分別進行描述和實現(xiàn)。對三種乘法器分別通過QuartusⅡ軟件平臺進行仿真，再做進一步比較和討論。結(jié)果表明，三種乘法器在運行速度和資源占用上各有利弊，實踐中可根據(jù)設(shè)計要求和硬件條件選擇使用。

乘法器；移位相加；加法器樹；仿真

乘法器在數(shù)字信號處理過程中發(fā)揮著重要的作用，在語音、圖像處理、通信等領(lǐng)域中扮演著舉足輕重的角色，它的運算速度與信號處理和整體效率的性能直接相關(guān)，并且在很大程度上左右著系統(tǒng)功能[1-3]?；贔PGA/CPLD的EDA技術(shù)在現(xiàn)在數(shù)字系統(tǒng)中的應(yīng)用越來越廣泛[4-7]，利用硬件描述語言設(shè)計乘法器是其重要任務(wù)之一。VHDL具有復(fù)雜的程序架構(gòu)和超強的表述能力，因此它可以對模塊較大的分層，再針對已有的設(shè)計進行重復(fù)再利用。VHDL語法嚴(yán)格、語言標(biāo)準(zhǔn)、規(guī)范、有利于溝通和反復(fù)利用[8-10]。由于每種乘法器在資源占用和運算速度上的不同，使得用戶在使用乘法器時需要進行選擇。本文以8位位寬的乘法器為例，通過對比幾種用VHDL描述的常見乘法器在運算速度和占用資源等方面的不同，為使用者在選擇時提供一定的參考。……