基于NiosⅡ的多路高速數(shù)據(jù)采集存儲系統(tǒng)的實現(xiàn)

祝 宇，王連明，艾淑平

(1.東北師范大學(xué)物理學(xué)院，長春130024;2.吉林建筑大學(xué)基礎(chǔ)科學(xué)部，長春130118)

基于NiosⅡ的多路高速數(shù)據(jù)采集存儲系統(tǒng)的實現(xiàn)

祝 宇1，王連明1，艾淑平2

(1.東北師范大學(xué)物理學(xué)院，長春130024;2.吉林建筑大學(xué)基礎(chǔ)科學(xué)部，長春130118)

為了解決多路高速數(shù)據(jù)的采集與存儲問題，提出基于FPGA(Field Programmable Gate Array)和NiosⅡ軟核技術(shù)的設(shè)計實現(xiàn)方法。將采集的數(shù)據(jù)和FPGA的配置數(shù)據(jù)共享配置存儲器空間，可以節(jié)省額外的存儲器件，降低系統(tǒng)成本。實驗中以EP2C35F672C8為控制核心、AD7980為模數(shù)轉(zhuǎn)換器、EPCS64為存儲介質(zhì)，實現(xiàn)了15路模擬信號的完全并行采集。該系統(tǒng)可實現(xiàn)對多路ADC(Analog-to-Digital Converter)的并行控制，從而實現(xiàn)多路信號的并行高速采集。由于采用了軟核技術(shù)，使系統(tǒng)具有很高的靈活性和可擴(kuò)展性。實驗結(jié)果表明，此設(shè)計為要求成本低、系統(tǒng)升級頻繁的工程提供了新的思路。

NiosⅡ控制器;現(xiàn)場可編程門陣列;多路數(shù)據(jù)采集;高速;并行;串行存貯器

0 引 言

數(shù)據(jù)采集存儲是數(shù)字信號處理系統(tǒng)中的重要環(huán)節(jié)，而多路高速數(shù)據(jù)采集存儲是高性能數(shù)字信號處理系統(tǒng)的關(guān)鍵技術(shù)，在雷達(dá)信號處理、多傳感器數(shù)據(jù)融合、聲學(xué)檢測與成像等軍事和工業(yè)領(lǐng)域具有廣泛的應(yīng)用。

目前，實現(xiàn)多路信號高速采集的方法主要有基于微處理器的多路分時切換采集［1-3］、FPGA(Field Programmable Gate Array)和外部微處理器聯(lián)合的并行采集［4，5］。前者由于軟件代碼是順序執(zhí)行的，不能進(jìn)行多路數(shù)據(jù)的并行采集，大大降低了系統(tǒng)的工作效率。后者一般利用FPGA實現(xiàn)數(shù)據(jù)采集控制，外部MCU(Micro Control Unit)作為數(shù)據(jù)傳輸與存儲控制核心，系統(tǒng)復(fù)雜且成本高［6］。……