基于FPGA的多路并行碼流分配電路設計

摘 要：本文介紹了一種基于FPGA的多路并行碼流分配電路的設計，采用VHDL語言來實現該電路，多路并行碼流分配是對源源不斷的圖像碼流以幀為單位分多路進行處理；采用FPGA外掛RAM的方式，為輸入輸出的碼流提供緩存的空間，各RAM之間又采用乒乓操作的技巧，對龐大的碼流數據進行分配，提高了編碼速率。

關鍵詞：多路并行，碼流分配，乒乓操作，FPGA，VHDL

中圖分類號：TN919.81 文獻標識碼：A 文章編號：1674-7712 （2014） 22-0000-02

在圖像編、譯碼中，碼流傳輸的速度和準確度直接影響著人們對所接收圖像信息的判斷。因此，如何對碼流進行合理的分配是通信系統設計首先要考慮的問題。原始的碼流分配方式只對單一、低速的圖像碼流能進行很好的處理，但在處理連續、高速的圖像碼流時有失準確性，甚至丟失數據。多路并行碼流分配是將源源不斷的圖像碼流以幀為單位分多路進行處理，采用FPGA外掛RAM的方式，為輸入的碼流提供緩存的空間，防止了數據的丟失。FPGA是20世紀90年代發展起來的大規模可編程邏輯器件，其運行速度快、管腳多、容易實現大規模的系統，支持并行和流水結構。因此，在通信、數據處理、網絡、儀器、工業控制、軍事和航空航天等諸多領域得到了廣泛的應用，但其內嵌的存儲容量有限，圖像碼流量龐大，需要較大的存儲容量，所以選用配置芯片來滿足多路并行存儲的需求。多路并行碼流分配具有非常現實的意義，在圖像處理和視頻監控領域內兼顧了圖像質量和傳輸質量。

一、多路并行碼流分配原理

本系統設計主要針對圖像處理中的碼流分配問題采用了模塊化設計，碼流分配的路數可以根據對圖像處理速度的要求以及所具備的硬件資源來決定，一般有四路或八路并行處理。圖像處理時包含頭文件的處理，頭文件是有關圖像的一些附加信息，如圖像的高、寬、精度、標識碼等[1]，多路并行處理圖像碼流時，有些信息需要提取，如高、寬、精度，有些則需要剔除，如專用標識符，碼流的一般格式如圖1：

這里針對多路碼流處理模塊設計了相應的檢測模塊，對頭文件進行檢測，對檢測之后的碼流再進行分配。龐大的碼流采用外掛的RAM進行緩存，緩存數據時采用了乒乓操作[2]的技巧，圖像處理模塊再從RAM中讀取緩存的碼流進行處理，同樣在對處理后的碼流進行乒乓操作，將結果輸出到顯示設備上。以四路并行碼流分配來進行說明：首先經四路檢測模塊detect1、detect2、detect3、detect4對頭文件進行處理，將處理后的碼流經碼流輸入選擇信號的選擇，順序存入選中的RAM 中，存儲完畢后，經碼流輸出選擇信號的選擇，進入四路圖像碼流處理模塊disposal1、disposal2、disposal3、disposal4進行處理，處理后的碼流經輸入選擇緩存切換信號的選擇存入RAM3 或RAM4中，存儲完后由碼流輸出選擇緩存切換信號的選擇輸出到顯示設備上，完成圖像碼流連續不斷地輸出。四路并行碼流分配的具體框圖如圖2：

二、多路并行碼流分配電路設計思想

在進行多路并行碼流分配電路設計時，對于圖像碼流的處理來說，碼流的檢測電路和碼流的分配電路是整個系統的核心，下面將詳細分析實現這兩部分電路的算法思想。

（一）檢測電路的設計思想。檢測電路的功能是提取圖像碼流中所需的信息，如圖像的精度、高、寬及參與圖像處理模塊中的數據。對于四路并行編碼[3]，可以將四個檢測模塊與四個編碼模塊集成在FPGA芯片內，考慮到資源和速度問題，本設計選擇的是Xilinx公司的Virtex-4 SX系列芯片，型號是XC4VSX55-12ff1148，采用ise7.1系統設計軟件進行硬件設計，描述語言為VHDL硬件描述語言。對于輸入的圖像碼流，圖像的頭文件信息結構往往是固定的，在用VHDL語言處理頭文件時，可以設計一個計數器，對輸入的頭文件進行檢測計數，對需要的信息可以檢測后輸出，不需要的信息不予保留。

（二）四路并行碼流的分配電路設計思想。用FPGA實現的碼流分配模塊，選擇了四路并行編碼，由于存儲的中間數據量相當龐大，這里選用了四個外掛RAM的形式，即將通過檢測模塊后的圖像碼流緩存到RAM1和RAM2中，而將編碼之后的碼流緩存到RAM3和RAM4中。可根據圖像的精度和大小以及編碼的路數來選擇不同大小的RAM，選擇RAM時遵循無溢出原則，若采用精度為10，高256，寬256的圖像碼流作為編碼輸入，如果是四路編碼，碼流總字節數為（256*256*10*4）/8=327680字節，則可采用兩個128KB*16（即17條地址線和16條數據線）的RAM作為輸入碼流的緩沖存儲器，這樣將一個RAM按地址分成4份，圖像碼流按地址順序存入RAM，一個RAM可以存儲四幅圖像的碼流。此外還可以按照設計對圖像信息的需求，存儲其它一些信息量。

在緩存碼流時可以采用乒乓操作的技巧來實現多路碼流的控制，如圖3：

切換信號的產生是碼流在各RAM之間分配的關鍵。寫RAM和讀RAM時可采用不同的時鐘信號，本設計采用了50MHZ的時鐘寫碼流，90MHZ的時鐘讀碼流，時鐘之間必須配合好，否則會產生時序上的錯誤。碼流緩存在選擇RAM時分兩種情況，將第1幀（即前四幅）圖像的碼流分配與后續幀圖像的碼流分配分開進行控制[4]，具體控制信號的設置如表1所示：

對于編碼輸出的碼流也用兩個RAM來緩存譯碼完后的圖像碼流，即RAM3、RAM4，RAM3、RAM4之間的讀寫也要通過切換信號來進行。

三、多路并行碼流分配系統的設計及實現

（一）檢測電路的設計及實現。將設計的detect模塊在ise7.1中綜合時生成的配置圖如圖3：左側的信號為輸入的碼流信息，datain（7：0）為編碼前的圖像碼流，id（3：0）為每幅圖像的標志，右側則為輸出的碼流數據dataout（7：0）和需要保留的圖像信息Near（7：0）。將圖4轉換成內部電路圖如圖5。

（二）四路并行碼流的分配電路設計及實現。在對該碼流分配進行VHDL實現時，將整個電路分成若干個相對比較獨立的模塊，采用VHDL語言中的process結構描述語句進行多進程描述，即將讀RAM、寫RAM用獨立的process來描述[5]。圖6是綜合得出的四路并行碼流的模塊圖，上端信號是碼流的輸入信號以及讀、寫RAM的時鐘信號，fram是幀選擇信號，下端是RAM1、RAM2、RAM3、RAM4地址和碼流信息。

四、綜合結果

本設計采用四路并行編碼的方式，在ISE7.1和Modelsim6.3a的軟件環境下對該系統進行了系統級和模塊級的前仿真和后仿真，系統的軟件綜合與仿真結合FPGA實現的譯碼模塊已經通過了驗證，采用多幅圖像進行測試，取得了很好的效果，采用圖像精度為8的圖像碼流輸入，綜合頻率達到133MHZ，芯片利用率達88%；若采用精度為10的圖像碼流輸入，綜合頻率達到131MHZ，芯片利用率達96%。本設計具有很強的可移植性，能夠應用于圖像數據傳輸的很多領域。

參考文獻：

[1]鄧家先，肖江，吳成柯.JPEG2000的重要性編碼[J].電路與系統學報，2003（08）：145-148.

[2]王智，羅新民.基于乒乓操作的異步FIFO設計及VHDL實現[J].電子工程師，2005（31）：13-16.

[3]王成成，鄧家先，王海榮.JPEG-LS多路并行譯碼的FPGA實現[J].微型機與應用，2010（29）.

[4]于燁，程曉軍，陸建華.MPEG視頻碼流中I幀快速搜索算法[J].清華大學學報（自然科學版），2008（48）.

[5]王海榮.JPEG-LS多路并行譯碼算法的硬件實現[D].海南大學，2010.

[作者簡介]王海榮（1980-），女，湖北天門人，講師，碩士，研究方向：圖像的傳輸與處理。

[基金項目]此文為海口經濟學院“人才專項基金項目”項目課題研究成果，項目名稱《JPEG-LS近無損圖像壓縮算法的研究和FPGA實現》（項目編號：hjkr13-07）。