基于串聯信號延遲對消法的三相非理想電網鎖相控制策略

吳 恒 楊東升 阮新波

（南京航空航天大學自動化學院航空電源重點實驗室 南京 210016）

1 引言

由于能源危機和環境污染，可再生能源的利用越來越得到人們的重視，而并網逆變器作為可再生能源發電與電網的接口，起著將可再生能源發出的電能轉變為交流形式向電網輸送的重要作用，因此并網逆變器安全穩定運行對可再生能源的利用具有重要意義。

逆變器在并網運行時，其輸出電壓被電網電壓鉗位，因此必須采用電流控制方式。電能質量的相關國內和國際標準要求并網逆變器饋入電網的電流接近正弦波，且各次諧波在一定范圍內。同時，為了能夠控制逆變器向電網饋送的功率，就必須首先準確地檢測出電網電壓的相位。通常采用鎖相環（Phase-Locked Loop, PLL）跟蹤單相電網的基波分量或三相電網的基波正序分量的相位來確定電網電壓的相位角。由于并網逆變器的電流基準是利用鎖相環的輸出相位信息生成的，當鎖相環輸出的相位信息存在脈動時，會導致電流基準的波形畸變，進而影響入網電流波形，無法滿足電能質量的標準；更嚴重的是，當鎖相不準確時，可能導致入網電流反向，造成能量回灌，使逆變器母線電壓升高，并使逆變器開關器件承受過大的電壓應力而損壞。因此，鎖相環的性能在并網逆變器的控制中起到至關重要的作用。

在三相系統中，鎖相環的目標是快速準確地得到三相電網電壓的基波正序分量。目前較常采用的方法是同步旋轉坐標系法（Synchronous Reference Frame PLL, SRF-PLL），該方法通過坐標變換將三相電壓變換到 dq坐標系，并通過控制 q軸上的電壓uq為零來實現鎖相。當三相電網電壓為理想時，該方法可以快速準確地得到鎖相結果。但是當三相電網電壓發生畸變時，三相電壓中會存在基波負序分量、零序分量和諧波分量，它們會在uq中引入不同頻率的脈動，進而造成鎖相誤差。雖然可以通過降低控制環路帶寬的方法來抑制脈動，但由于其最低頻率是由基波負序分量引起的兩倍工頻，因此要將鎖相環的帶寬取得很低才能取得較好的脈動抑制效果，這將會嚴重影響系統的動態性能。所以同步旋轉坐標系法在三相電網電壓存在畸變時，無法兼顧穩態性能和動態性能[1,2]。

為了提高在非理想電網下鎖相環的性能，國內外許多學者進行了大量的研究。為了消除基波負序分量造成的低頻脈動，文獻[3,4]提出了解耦的雙旋轉坐標系法（Decoupled Double Synchronous Reference Frame PLL, DDSRF-PLL）。該方法通過雙旋轉坐標系將正負序分量進行分離并消除了負序分量，對于不平衡的三相電網有著很好的鎖相效果。但對低次諧波分量引起的相位脈動，該方法仍然需要通過降低鎖相環的帶寬來抑制，因此其動態性能依然受到限制。文獻[5,6]提出了基于廣義二階積分環節的鎖相環（Second Order Generalized Integrators, SOGI），它首先采用帶通濾波器濾除三相電壓中的諧波成分，再通過對稱分量法對基波分量進行分解，在得到基波正序分量后再鎖相。該方法的主要難點是帶通濾波器Q值的選取：若Q值高，則濾波器的選擇能力強，即只允許基波分量通過，對諧波的衰減能力強，但這也使得鎖相環的魯棒性變差，同時也降低了其動態性能；如果Q值低，魯棒性和動態性能好，但對低次諧波的衰減能力差。因此仍然需要在穩態性能和動態性能之間做出折中。文獻[7-9]提出了基于串聯信號延遲對消法的鎖相環（Cascaded Delayed Signal Cancellation PLL, CDSC-PLL），其主要思想是利用延時半個周期的正弦信號與原信號疊加能夠正負抵消的特性，來消除由于基波負序分量以及諧波分量在uq中引起的脈動。文中提出的延時對消算子（Delayed Signal Cancellation Operator,DSCn）本質上是一個周期性的陷波濾波器，可以一次濾除多個頻率的諧波，大大簡化了算法，與其他鎖相方法相比有著較大的優越性。但文獻[7-9]中對于所有諧波都采用延遲對消算子來濾除，當諧波次數較多的時候，其實現方案仍然較為復雜。本文在此基礎上對延遲對消算子進行了優化選擇，在保證系統鎖相精度和動態性能的前提下減少了延遲對消算子的數量，從而減少了延遲時間，簡化了鎖相算法。

上述文獻主要著眼于消除三相不平衡和低次諧波對鎖相造成的影響，而忽略了高次諧波。而隨著新能源發電裝置接入電網的容量越來越大，電網中高次諧波的影響也不可忽略[10]，因此本文在串聯信號延遲對消法的基礎上，提出了一種二型三階的調節器，該調節器與傳統的調節器相比，對高次諧波的抑制能力大大增強了。同時，由于該調節器的參數較多，通過傳統試湊的方法很難得到一個優化的結果。針對這一問題，本文還提出了一種根據系統相位裕度和諧波抑制要求直接計算出調節器參數的方法，避免了反復試湊。

本文首先建立了同步旋轉坐標系法的數學模型，說明了該方法在三相畸變電網下存在鎖相誤差的原因。然后介紹了延遲對消算子消除諧波的原理并優化選擇了延遲對消算子。為了消除高次諧波對鎖相造成的影響，本文接著提出了一種二型三階的調節器，并給出了一種根據系統相位裕度和諧波抑制要求直接計算出調節器參數的方法，同時給出了閉環設計實例。最后通過實驗驗證了理論分析的正確性和閉環設計的有效性。本文提出的二型三階調節器和閉環設計思路同樣也可以應用到別的鎖相算法中去。

2 同步旋轉坐標系法

首先分析三相電網電壓為理想時的情況，此時電網電壓只含有基波正序分量。其時域表達式為式中，ω是電網電壓的角頻率。令θ=ωt，顯然，由于三相對稱，只要求出 a相電壓的相角 θ，即可很容易地求出其他兩相電壓的相角。

對于三相電網電壓，一種更直觀的表示方法是通過abc坐標系下的綜合矢量來表示。綜合矢量定義為

由式（2）可以看到，綜合矢量是一個以U1+為模，以角速度ω逆時針旋轉的旋轉矢量。如圖1所示。從圖中可以看到，要得到的相角θ就是綜合矢量 U1+與 a軸的夾角。盡管 θ是客觀存在的，但是無法通過直接的方法得到 θ，因此常用的方法是通過abc到dq坐標變換構造一個與綜合矢量旋轉角速度相同的dq坐標系，如圖2所示。此時該綜合矢量相對于dq坐標系靜止，當綜合矢量的相角θ與dq坐標系的相角θ1相同時，綜合矢量在q軸上分量uq為零。所以可以通過控制uq為零來實現鎖相。

圖1 abc坐標系及綜合矢量U1+Fig.1 abc frame and rotating voltage vector U1+

圖2 abc到dq坐標系變換Fig.2 abc to dq transformation

坐標變換具體實現分為兩步，分別為abc到αβ變換和αβ到dq變換，其變換矩陣分別為

當三相電網電壓為理想時，其經過abc到dq變換得到的電壓uq和ud為

該結果也可以從圖2中直觀地看出，而當鎖相成功時，有θ=θ1，則uq=0，在實際物理實現時需要通過控制uq為零來實現鎖相，則控制框圖如圖3所示。圖中虛框部分是校正環節，為了保證整個環路是負反饋，需要在校正環節中加一個–1。

圖3 系統的控制框圖Fig.3 Block diagram of the system

上面的討論均是基于三相電網電壓為理想這一前提，而實際中三相電網電壓存在著不同程度的畸變。三相電網電壓的畸變主要表現為三相電壓不平衡、存在諧波。在此首先討論不平衡的情況。

根據對稱分量法，不平衡的三相電壓可以分解為正序、負序和零序分量。由于零序分量可以被坐標變換所消除，對鎖相不會造成影響，因此在此僅考慮負序分量。基波負序分量的時域表達式為

當存在負序分量時，綜合矢量除了逆時針旋轉的基波正序分量外，還有順時針旋轉的基波負序分量，如圖4所示。從圖中可以看出，該負序分量相對于dq坐標系是以2ω的角頻率順時針旋轉的，因此變換到 dq坐標系中會在 uq中引入 2ω的交流分量。具體表達式為

可見，輸出相角θ1中含有兩倍工頻的交流脈動，顯然，θ1≠θ。

同理，對于存在諧波時做同樣的分析可以得到類似的結果：h次諧波正序分量會在uq中引入角頻率為(h-1)ω 的交流分量，h次諧波負序分量會在uq中引入角頻率為(h+1)ω 的交流分量。此時同樣無法通過直接控制uq為0來實現鎖相。

圖4 存在基波負序分量的abc到dq變換Fig.4 abc to dq transformation with fundamental negative-sequence component

從上面的分析可以看出：當電網電壓存在畸變時，電壓綜合矢量通過坐標變換變換到 dq坐標系后，uq不再是直流量，而是直流量疊加上不同頻率的交流分量，而這些交流分量是造成鎖相偏差的主要原因。雖然可以通過降低控制環路的帶寬來抑制這些交流分量，但由于交流分量中的最低頻率是基波負序分量引入的兩倍工頻（即100Hz），因此需要將鎖相環的帶寬設置得非常低（10Hz以下）才能取得比較好的抑制效果，而這勢必會大大降低系統的動態性能。

3 串聯信號延遲對消法

由上節的討論可知，通過降低帶寬的手段來抑制uq中的交流量會影響系統的動態性能。而本節將討論的串聯信號延遲對消法則是一種在不降低系統帶寬的前提下抑制基波負序分量和諧波分量的方法。基于這種方法來設計的鎖相環在其動態性能和穩態性能均達到令人滿意的效果。

3.1 延遲對消算子的原理

延遲對消算子的本質思想是：對于一個直流量中疊加了交流量的信號，將該信號延遲特定的時間與原信號相加再除以 2就可以消除其中的交流信號，而對直流量的大小沒有影響。如圖5所示，具體的延遲對消算子的數學表達式為

圖5 信號延遲對消算子消除信號中的交流分量Fig.5 Demonstration of how DSC operator eliminates the AC component in the signal

uq中的脈動是不同頻率的交流量的疊加，對于其中特定頻率的交流量，可以寫成

為了用 DSCn算子消除該次諧波，即DSCn(f(t))=0，顯然只要cos(hπ/n)=0，即

對于特定的h次諧波，根據式（12）可以解出合適的延遲系數n，即可通過DSCn算子來消除該次諧波。

3.2 延遲對消算子的優化選擇

對于三相電網電壓而言，諧波一般為 6k±1次（k=0, 1, 2, …, n）[11]。由3.1節的討論可知，對于每一次諧波，都可以根據式（12）計算出所需要的延遲系數 n，具體結果見表 1（諧波抑制考慮到 41次），其中h(abc) 表示在abc坐標系下的諧波次數，h(dq) 表示相應變換到dq坐標系下的諧波次數。從表1可以發現，由于正弦信號的周期性，一個DSCn算子可以消除多次諧波，所以沒有必要每次諧波都配備一個DSCn算子，這就大大減少了需要的DSCn算子的數目。

表1 消除各次諧波所需要的延遲環節Tab.1 The DSC operators needed to eliminate harmonics

當電網電壓發生畸變時，如果完全用信號延遲對消算法來消除uq中的交流量，需要的信號延遲對消算子分別為：DSC4、DSC8、DSC16和 DSC24[7-9]。實現該算法所需要的延時為 T/4+T/8+T/16+T/24≈0.5T=10ms，其延時時間較長，程序所占用的存儲空間也較大。

進一步觀察表1可以發現，如果用信號延遲對消算法消除 uq中 18次以下的脈動，只需要 DSC4和DSC24兩個算子即可。而18次以上的脈動屬于高次諧波，完全可以通過控制環路本身來濾除，而對系統的動態性能影響不大。綜合系統動態性能和算法實現復雜度的考慮，本文采用 DSC4和 DSC24兩個算子串聯消除uq中18次以下的脈動，18次以上的脈動則通過設計控制環路來濾除。則控制框圖如圖6所示。此時算法所需要的延時約為5.8ms，與文獻[9]中的方案相比減少了延時，同時也簡化了程序。

圖6 加入串聯延遲對消算子后的控制框圖Fig.6 Block diagram of system with DSC operators

由于信號延遲對消算子中存在延時環節，在控制環路中會引入相角的滯后，會對控制環路的設計帶來不利的影響。為了避免這種影響，可以將信號延遲對消算子等效地變換到αβ坐標系中[9]，即

變換后的等效控制框圖如圖7所示，此時信號延遲對消算子起到了一個前置濾波器的作用，可以有效地消除電網電壓不平衡和存在低次諧波對鎖相造成的偏差，并且對控制環路的相位裕度沒有影響。

圖7 將延遲對消算子變換到αβ坐標系中的控制框圖Fig.7 Block diagram of system with DSC operators transformed into αβ frame

4 控制環路的設計

4.1 二型三階調節器的提出

當三相電網電壓為理想時，有 uq=U1+sin(θ-θ1)，當系統進入穩態，有 θ≈θ1，則 uq=U1+sin(θ-θ1)≈U1+(θ-θ1)，可以將圖3進行線性化為圖8。

29個不同品種的棗葉均采集于新疆阿拉爾市(東經81°17′41. 61″，北緯40°32′23. 50″)塔里木大學園藝試驗站紅棗資源圃內多年生的棗樹葉片(見表1)，經植物科學學院吳翠云教授鑒定為鼠李科棗屬植物葉片。采集時間為2016年6月，采集的樣品經50℃干燥恒重后粉碎，過40目篩，密封，室溫儲藏備用(已留樣保存)。

圖8 線性化后的的控制框圖Fig.8 Linearized block diagram of system

而鎖相的本質是要求輸出相角θ1無靜差地跟蹤電網電壓的相角 θ，為了使得控制環路的物理意義更為明確，以θ為輸入，θ1為輸出對圖8所示的方框圖進行等效變換，可以得到圖9。

圖9 控制框圖8的等效變換Fig.9 Equivalent block diagram of Fig.8

由于θ(s) 是從0線性上升到2π，再回到0，如此周期反復。可認為θ(s) 是斜坡函數，要對斜坡函數進行無靜差跟蹤，則 Gc(s) 必須是二型系統，傳統的調節器設計方法是將Gc(s) 設計為一個PI調節器加上一個積分環節[12,13]，即

而當三相電網電壓非理想的時候，雖然可以通過串聯信號延遲對消算子消除電壓不平衡和低次諧波對鎖相造成的偏差，但電網電壓的高次諧波仍然需要通過控制環路本身來濾除。而傳統的調節器如式（14）所示，在高頻處是-20dB/10倍頻程下降的，對高次諧波的抑制能力較差，為了提高調節器對高次諧波的抑制能力，本文對調節器進行了改進，在高頻處加入一個極點，如式（15）所示。

圖 10給出了加入高頻極點和未加入高頻極點的調節器的伯德圖對比。

圖10 調節器的伯德圖Fig.10 Bode diagram of the controller

從圖10可以看出，當在調節器中加入高頻極點后，系統在高頻處是-40dB/10倍頻程下降的，對高次諧波的抑制能力大大增強了，但加入極點的同時也會對系統相位裕度造成惡劣的影響。在實際設計調節器時，調節器本身參數較多且互相影響，而人們既希望其對高次諧波有較強的抑制能力，又希望其能有足夠的相位裕度，同時還希望系統的帶寬能盡量高以獲得較好的動態性能。而通過傳統的參數試湊的設計方法很難同時滿足這些要求，下面就給出一種調節器參數的設計方法，根據系統的性能指標要求進行相應的計算，直接得出一個優化的結果，避免了反復試湊。

4.2 調節器參數設計的詳細步驟

從式（15）可以看出，Gc(s) 包含三個環節：積分環節1/s，PI環節Kp+Ki/s以及一階低通濾波環節1/(T1s+1)。圖11給出了這三個環節的伯德圖。

PI調節器的轉折頻率為 fL1和一階低通濾波環節的轉折頻率為fL2分別為

圖11 Gc(s) 三個環節的伯德圖Fig.11 Bode diagram of three components in Gc(s)

先討論PI調節器的轉折頻率fL1和Gc(s) 截止頻率 fc的關系。若fL1＞fc，則在截止頻率fc處，PI調節器引入的負相移大于 45°，而積分環節的相角始終是-90°，同時一階低通濾波環節的相角始終是負的，那么系統的相位裕度一定小于 45°。所以要保證相位裕度大于45°時，必須按照fL1＜fc來設計。

因為 fL1＜fc，而 Ki對高于 fL1頻率段的系統的幅頻特性影響很小，所以在截止頻率處PI調節器可以近似為一個比例環節Kp。由于在截止頻率處系統環路增益幅值為1，由式（15）可得

為了通過控制環路來濾除高次諧波，則該控制環路對高次諧波的增益是有要求的，假設要求該系統對電網電壓h次諧波增益小于a%，則有

最后，對于一個控制系統，根據相位裕度的要求，則有

將式（18）代入式（19），可以得到T1的取值下限，即

由式（20）和式（24）可以知道：盡管系統的相位裕度由T1、fc、Kp和Ki共同決定，但T1的取值有一個上限，當T1的取值超過由式（24）所確定的上限時，無論怎樣設計fc、Kp和Ki都不可能滿足系統的相位裕度要求。

由式（21）和式（24）可以畫出T1和fc的可選域，如圖12所示（相關參數在第4.3節給出）。圖12的物理意義是很明確的，T1越大，一階低通濾波環節的轉折頻率fL2就越小，控制環路對高次諧波的抑制能力就越強，相應地，在截止頻率處引入的負相移也越大，系統的相角也會更惡劣。所以要在相位裕度和諧波抑制能力之間做一個權衡。又因為希望系統的動態響應速度快，所以在滿足相位裕度和諧波抑制約束要求的前提下，fc取越大越好。

由圖 12可以確定 T1和 fc，再根據式（18），可以解出Kp，即

Ki越大，系統低頻增益越大，穩態性能越好，但相應地PI調節器的轉折頻率越大，在截止頻率處引入的負相移也越大，系統的相位裕度就越小。本文設計的原則是在滿足相位裕度的前提下 Ki取越大越好。

4.3 設計實例

上面給出了控制環路設計的詳細步驟，下面根據本文的具體參數，給出一個設計實例。本文設計控制環路時，綜合動態性能和穩態性能的要求，取PM=45°。根據表1可知，從24次諧波開始以后的高次諧波需要用控制環路本身來濾除，所以取fh=24f =1 200Hz，同時取 a%=10%。由式（21）和式（24）可以畫出T1和fc的可選域，如圖12所示。

圖12 T1和fc的可選域Fig.12 The possible region of T1 and fc

因為希望系統有較快的動態響應，所以在滿足相位裕度和諧波抑制約束要求的前提下，fc取越大越好。根據圖 1 2，取 fc=300Hz，T1=4.8×10-4。根據式（25）可以求出Kp=2.77×103。根據式（26）可以求出1 .13× 1 05，由于Ki越大，低頻增益越大，系統的穩態性能越好，所以在此取Ki=1.13×105。

根據以上控制參數，可以畫出Gc(s) 的伯德圖，如圖13所示。對設計出的Gc(s) 進行校核，計算得出 Gc(s) 的相位裕度為 46.6°，閉環傳遞函數在 24次諧波處的增益為 10.8%，與設計指標相比較，誤差較小，可以看出本文提出的設計方法可以快速準確地得到滿足設計要求的閉環參數而不需要反復試湊。

圖13 設計調節器的伯德圖Fig.13 Bode diagram of the designed controller

5 實驗驗證

為了驗證上述理論分析的正確性和閉環設計方法的有效性，在實驗室搭建了硬件平臺進行了實驗驗證。系統的硬件框圖如圖14所示，即三相電網電壓經過調理電路，由A-D采樣后送入DSP，在DSP中進行鎖相運算，最后通過D-A輸出鎖相結果。其中電壓檢測采用電壓霍爾 HNV025A，A-D采用Maxim公司的 max1324,DSP采用 TI公司的TMS320F2812，D-A采用DAC7624。通過AC source（Chroma 6590）來產生畸變的三相電網電壓。

圖14 系統硬件結構框圖Fig.14 Block diagram of the prototype

圖15給出了三相電壓不平衡時的鎖相結果，實驗參數如下：Ua:1pu(0°)，Ub:1(pu)(-190°)，Uc:0.2(pu)(-240°)。從圖 15中可以看到，當三相電網電壓不平衡時，基波負序分量會在uq中引入二倍基波頻率的脈動。對于同步旋轉坐標系法，在不降低帶寬的情況下是無法抑制該脈動的，最終會在輸出的相角中反映出兩倍工頻的脈動，使得鎖相輸出有很大誤差。而加入了信號延遲對消算子后，由于其對uq中的二倍工頻脈動有很強的抑制能力，最終輸出相角可以很好地跟蹤基波正序分量的相角。

圖15 三相電壓不平衡的實驗結果Fig.15 Experimental results with grid voltage unbalanced

圖16給出了電網電壓存在諧波時的鎖相結果，為了驗證所提出的二型三階調節器能有效地抑制高次諧波對鎖相的影響，在實驗中特意加大了高次諧波的含量。具體實驗參數見表 2。從實驗結果可以看出：未加入一階低通濾波環節時，盡管串聯延遲對消環節對低次諧波抑制能力較強，但由于鎖相環路對高次諧波抑制能力較差，使得輸出相角θ中會含有高頻的脈動，從而導致進網電流參考iref中也會含有高頻的脈動，進而會影響入網電流質量。而加入了一階低通濾波環節后，大大加強了對高次諧波的抑制能力，進而可以得到理想的鎖相結果。

圖16 三相電壓存在諧波情況下的實驗結果Fig.16 Experimental results with grid voltage consists of harmonic components

表2 三相電壓存在諧波時實驗參數Tab.2 Experimental parameters of grid voltage consists of harmonic components

圖17給出的是鎖相環動態實驗，圖17a給出的是電網電壓下跳實驗，在10ms時，Uc的電壓從1(pu)下跳至0.2(pu)，圖17b給出的是電網電壓上跳實驗，在30ms時，Uc的電壓從0.2(pu)上跳至1(pu)。從實驗結果可以看出：由于基于串聯信號延遲對消法設計的鎖相環通過算法來消除低次諧波，因此控制環路的帶寬可以做得較高，動態響應也較快，從實驗上來看約為10ms左右。

圖17 鎖相環動態實驗結果Fig.17 Experimental results of the dynamic performance of the PLL

6 結論

本文通過優化選擇延遲對消算子消除了三相電壓不平衡和低次諧波對鎖相的影響。在此基礎上，提出了一種二型三階的調節器來消除電網電壓中的高次諧波。同時也給出了基于系統相位裕度，諧波抑制要求的閉環參數設計方法，采用該方法可以根據系統的性能指標快速準確地計算出優化的閉環參數，而不需要反復試湊。最后通過實驗驗證了理論分析的有效性。本文提出的二型三階調節器和閉環設計思路同樣也可以應用到別的鎖相方法中。

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