基于FPGA的m序列擴頻通信的設計與實現

張月，周建偉，史巧碩，楊璐，高振斌

（1.河北工業大學微電子研究所，天津 300130；2.河北工業大學計算機科學與軟件學院，天津 300401）

基于FPGA的m序列擴頻通信的設計與實現

張月1，周建偉1，史巧碩2，楊璐2，高振斌1

（1.河北工業大學微電子研究所，天津 300130；2.河北工業大學計算機科學與軟件學院，天津 300401）

針對無線通信系統對抗干擾、抗噪聲以及數據處理速度的要求，提供了一種用FPGA硬件實現基于m序列擴頻通信的解決方案．本設計使用Verilog HDL描述了硬件系統，在Altera公司的Quartus II 11.0開發平臺完成分析綜合．為了測試系統，搭建了測試平臺（TestBench），加入隨機加性噪聲，在Modelsim 10.1a軟件下對其分別進行前仿真、后仿真．仿真結果表明實現了擴頻調制和解調，系統有較強的抗干擾、抗噪聲能力，并且體現了FPGA硬件處理數據的速度優勢．

現場可編程門陣列；擴頻通信；Verilog硬件描述語言；偽隨機序列

擴頻通信，即擴展頻譜通信技術(Spread Spectrum Communication)，通過擴頻調制用一個更高頻率的偽隨機碼將基帶信號擴展到一個更寬的頻帶內，使發射信號的能量被擴展到一個更寬的頻帶內，從而看來如同噪聲一樣，使該系統更具隱藏性和抗干擾性．接收端則采用相同的偽隨機碼進行解擴，從而恢復出原始信息數據．按照頻譜擴展方式的不同，現有的擴頻通信系統可以分為直接序列擴頻(DirectSequenceSpectrum)工作方式(簡稱直接擴頻方式)、跳變頻率(Frequency Hopping)方式(簡稱跳頻方式)和混合方式1．本文所設計的使用直接序列擴頻方式．直接序列擴頻通信是將待傳輸的二進制信息數據用高速的偽隨機碼(PN碼)直接調制，實現頻譜擴展后傳輸，在接收端使用相逆方式進行解擴，從而可以恢復信源的信息．

隨著集成電路工藝技術的發展，FPGA技術也有了突飛猛進的發展．由于其并行性、易于維護升級、開發周期短等優勢，FPGA在通信、航天軍工、醫療電子等領域有著越來越廣泛的應用．

本文通過對擴頻通信系統的研究，用Veriolg HDL實現了硬件的擴頻通信系統，用m序列對信號進行調制解調2，并使用(7,4)漢明碼增強系統的抗干擾能能力．用Quartus II11.0完成分析綜合，在Modelsim 10.1a平臺對系統做了前仿真（功能仿真）和后仿真（時序仿真）3．

1 涉及到的相關原理

1.1 偽隨機序列

圖1 n級線性反饋移位寄存器Fig.1 n-order linear feedback shiftregister

表1 2-9階本原多項式Tab.1 2-9 order prim itive polynom ial

常用的偽隨機序列（PN Code）有：m序列、Gold序列和Walsh序列等，m序列通常容易硬件直接硬件實現；Gold序列自相關性差；Walsh序列一般使用寫入雙口RAM中，然后啟動讀取邏輯序列產生，但耗費大量的硬件邏輯單元．綜合以上因素本設計選用了m序列作為系統的偽隨機碼．

m序列是由n級線性反饋移位寄存器產生的周期最長的序列，通過反饋邏輯的移位寄存器設定初始狀態后，在時鐘的觸發下，每次移位后各級寄存器狀態會發生變化．一個n級的二進制移位寄存器發生器所能產生的最大長度碼序周期為2n1．n級線性反饋移位寄存器構造如圖1所示．

圖中使用n個寄存器，通常將a0作為輸出信號產生m序列．從圖1也可以看出，一個完整的n級m序列是由一個相應的線性反饋邏輯表達式，即為：an=C1an1

由上式可知，只有當Cn=1時，對應的多項式才有效．為了便于表示，通常將上式與本原多項式對應．本原多項式的數學表達式如下

以下列出部分本原多項式如表1所示．

本文設計采用6階m序列作為系統的偽隨機碼發生器，其對應的硬件框圖如圖1所示．由于級聯的寄存器初始狀態不能全為0，本設計中規定初始狀態為：a5a4a3a2a1a0=6'b000001．a0輸出的得到的m序列為：{100001100010100111101000111001001011011101100110101011111100000}從左到右順序輸出．

1.2 漢明碼

數字信號在傳輸過程中常常因干擾而發生損壞．接收端接收到數據后可能錯誤的判決．差錯控制措施，即在數據中間添加必要的監督位，達到可以對錯誤數據的監督和糾錯能力．本設計使用的是（7,4）漢明碼．

漢明碼是一種能糾錯1比特錯誤的線性分組碼，由于它的編譯碼簡單，在數據通信和計算機存儲系統中廣泛應用．碼組的總長度為7比特，原始信息為4比特a6,a5,a4,a3，監督位為3比特a2,a1,a0．故每發送4比特信息需要添加3比特的監督位，監督位滿足以下規則：

S1.監督位a2作為a6、a5和a4的偶校驗碼，即a2^a6^a5^a4= 0；S2.監督位a1作為a6、a5和a3的偶校驗碼，即a2^a6^a5^a3= 0；S3.監督位a0作為a6、a4和a3的偶校驗碼，即a2^a6^a4^a3=0．‘^’表示異或運算，即模2加運算．根據此規則就可以在調制時加入監督位，而在解調時加入糾錯模塊，S1,S2,S3組成糾錯位（S1=a2^a6^a5^a4，S2=a2^a6^a5^a3，S3=a2^a6^a4^a3），可得表2．

2 系統結構

對于該系統，最注重的是原始碼元漢明碼編碼、擴頻、信道編碼、解碼和糾錯碼系統．當然，由于設計仿真需要模擬一些關于加性干擾，不得不在模擬發送過程中添加干擾源．加上測試平臺的模塊構成了整個系統的通信方式，TestBench平臺會把信源和信宿進行比對，輸出傳輸的結果，并且打印到屏幕上供查看．整個系統的拓撲結構如圖2所示．

表2 漢明碼（7,4）誤碼位置Tab.2 Hamming code(7,4)error position

其中，發送端和接收端是可綜合的．加入了隨機噪聲，由噪聲發生器產生，模擬了信道傳輸過程中的干擾，是行為模塊不可綜合．加法器表示加性干擾．各個模塊的代碼對應如表3所示．

圖2 整個系統的拓撲結構Fig.2 The topology of thewholesystem

3 系統的Verilog實現7

3.1 TestBench模塊

TestBench模塊是系統測試平臺，是測試系統的頂層模塊，為發送端提供信源，并為接收端提供解調的信宿，通過比較信源和信宿的數據可以得到系統的工作情況．Master模塊生成測試用隨機字節，每4比特作為一組，所以每一個8比特字節拆分成2個4比特發送到Coder模塊中（隨機數的產生采用系統函數Random產生）．而數據的存儲位置有兩個，一個是輸出存儲到文件中，另一個是存儲到Memory中．存儲到文件中是為了提供仿真后數據的查看，而存放Memory中為了數據的發送和之后數據的比對．

TestBench模塊除了提供系統通信的信源、信宿，也為各模塊提供時鐘、復位信號等所有激勵信號．該模塊對系統的仿真非常重要，因為它的設計關系到系統仿真的完整性，它例化發送端Coder模塊、加噪聲Add_noise模塊、接收端Decode_correct模塊連接起了整個系統．

3.2 coder模塊

模塊coder為原始數據的接收、對數據的漢明碼編碼、擴頻和信道編碼等操作，是可綜合模塊．模塊的通信時序如下：1）接收到TestBench原始數據之前，先發送一個同步頭“1111_1111_110”，用于給接收端捕捉同步頭；2）每發送512個字節原始數據前，發送數據0000作為數據幀同步，用于檢測發送和接收兩端數據發送是否同步；3）對原始數據進行漢明碼編碼，監督位為3位，全部放到數據位后；4）對編好的信息進行擴頻調制，1比特擴頻到63比特；5）對擴頻后的信號進行信道編碼，即1用01(+1)、0用11(-1)．

擴頻通信，原始數據的頻率必然比擴頻后的頻率小得多，本設計的m序列碼是31比特位為一個周期．所以，原始信息的頻率假設為f1，則擴頻頻率f2=31*f1．因此，該模塊有兩個時鐘．

3.3 Add_noise模塊

此模塊是行為模塊，模擬的是實際傳輸過程．該模塊代碼的作用是產生干擾，這里所說的干擾為加性干擾，只要把無干擾數據01(+1)和11(1)分別加上范圍在2,+2的隨機數，也就是將前一個coder模塊產生的m序列串讀入之后加入帶符號的2倍噪聲(noise＜=$random%3產2～+2的隨機數)，這樣所得到的就是加入噪聲的接收端信號．加干擾后，+1將會變成01±[2,+2]=[1,+3]，-1將會變成11±[2,+2]= [3,+1]．由于輸入數據為2個比特，必須擴展到3比特后加減法才是需要的．

3.4 Decode_correct模塊

此模塊是可綜合接收端的頂層模塊，例化下面兩個模塊的作用．

3.4.1 Decoder模塊

Decoder是解擴模塊，包括查找同步頭、數據同步、解擴．同步頭{1111_1111_110}如圖3所示sum向上鋸齒為1向為0，數據幀同步{0000_000}．必須接收到同步頭，且同步同步頭后和接收數據幀同步．之后才對數據解擴6．

發送模塊和接收模塊有時間差，但可以確認的是，必須先接收，后再發送．發送端采用固定的m序列碼作為擴頻偽隨機碼，這樣做的利處就是接收端只要采用一樣的m序列作為解擴碼．由于偽隨機序列具有很強的相關性．只要有1個時鐘錯誤，解擴結果相差會相當的大．依靠它的這個特性，可以把發送數據解擴．

表3 模塊與代碼文件對應關系Tab.3 M odulesand code file

由于在模塊Add_noise中添加了干擾，發送數據會有一定的誤差，所以，解擴過程需使用累加的方法進行．而累加的閥值固定在62，由于累加過程會有減法運算，所以計算初值均為100（圖3中的sum信號）．3.4.2 Correct模塊

模塊Correct將對解擴后的信息就行檢錯和糾錯．檢錯過程就相當于漢明碼編碼的逆過程．先計算出糾錯位S1、S2、S3然后對應表2，找出出錯碼元位置，并將其糾正，這樣做可以有效的提高系統的抗干擾性能．

4 仿真及驗證

前仿真（即行為級仿真）是理想的沒有時延電路仿真，直接用Modelsim下加入各個程序編譯仿真即可．后仿真（時序仿真）是通過編譯工具加入了模擬的時序延遲信息與現實電路高度相似的電路仿真，這里在A ltera公司的QuartusII 11.0平臺下選用EP2S15F484C4芯片對可綜合的發送端coder模塊和接收端的decode_ correct、correct、decode3個模塊，分別進行分析綜合、布局布線等操作生成網表coder.vo和decode_correct.vo文件，然后再在Modelsim仿真軟件下添加兩個.vo文件、TestBench.v和add_noise.v進行編譯仿真，注意這里在Modelsim做后仿時需要加上相關的庫．用modelsim進行前、后仿真，后仿真結果對應的波形如圖4所示，圖中indatabyte為十六進制8比特的數據經并串轉換輸入系統，outputbyte為系統解調輸出的串行數據經串并轉換得到的8比特十六進制數．部分打印結果如圖5所示．仿真結果表明系統實現了擴頻調制和解調，有較強的抗干擾能力．

圖3 同步頭波形Fig.3 synchronization headw aveform

圖4 仿真波形圖Fig.4 Simulationwaveform diagram

5 結論

本設計實現了一種基于m序列的擴頻通信系統，并且使用漢明碼增加了糾錯功能，增強了系統的抗干擾性能．使用Verilog HDL描述了硬件系統，在A ltera公司的Quartus II11.0開發平臺完成分析綜合．為了測試系統，搭建了測試平臺，加入隨機加性噪聲，在Modelsim 10.1a軟件下對其分別進行前仿真、后仿真．仿真結果表明實現了擴頻調制和解調，系統有較強的抗干擾、抗噪聲能力，并且體現了FPGA硬件處理數據的速度優勢．

圖5 打印結果Fig.5 Print result

[1]趙威威，余先倫，吳玉成．直序擴頻通信系統的研究與SystemView仿真[J]．現代電子技術，2008（13）：64-67．

[2]Om ran H，Sharaf K，Ibrahim M．Anall-digitaldirectdigitalsynthesizer fully implementedon FPGA[C]//Designand TestWorkshop（IDT），2009 4th International，2009．

[3]趙剛．擴頻通信系統實用仿真技術[M]．北京：國防工業出版社，2009．

[4]高磊，陳志強，吳黎慧，等．基于FPGA的m序列發生器的設計[J]．電子測試，2011（8）：45-47．

[5]張波濤，韓焱，李劍，等．基于FPGA的擴頻發射系統的設計[J]．計算機測量與控制．2011，19（8）：2026-2028．

[6]王光，田斌，吳勉，等．直接序列擴頻通信中m序列的同步方案及其FPGA實現[J]．電子科技，2006，（3）：25-29．

[7]夏宇聞．Verilog數字系統設計教程[M]．北京：北京航空航天大學出版社，2011．

[責任編輯 代俊秋]

Design and implementation of spread spectrum communication based on FPGA

ZHANG Yue1，ZHOU Jian-wei1，SHIQiao-shuo2，YANG Lu2，GAO Zheng-bin1

(1.InstituteofM icroelectronicsHebeiUniversity of Technology,HebeiUniversity of Technology,Tianjin 300130,China;2.School ofComputer Science and Engineering,HebeiUniversity of Technology,Tianjin 300401,China)

Generally,theanti-jamm ing,anti-interferenceand the data processing speed is required tow irelesscommunication.This paper proposed the solution of achieving the spread spectrum communication,the communication is based on m sequenceby FPGA hardware system.Thehardw are system is described by Verilog HDL,analysed and synthesized by theQuartus II11.0 ofA ltera.To test thesystem,a TestBench isbuiltand random additivenoise isadded to the TestBench. Pre-simulation and post-simulation are taken by M odelsim 10.1a.The simulation results show that the spread spectrum modulation and demodulation have come true,this system has strong ability of anti-jamm ing and anti-interference,and the speed advantage of processing data by FPGA hardware is reflected.

FPGA;spread spectrum communication;verilog HDL;pseudo-random sequence

N 945.13

A

1007-2373(2014)04-0022-04

2013-10-23

河北省科技計劃項目（12210322）

張月（1987-），男（漢族），碩士生．通訊作者：周建偉（1965-），男（漢族），教授．