基于ADS1274的多通道模擬差分信號數據采集器的設計

蔡坤

摘 要：該文設計了一種基于ADS1274的多通道模擬差分信號數據采集裝置。該裝置包含差分信號緩沖放大器、模擬數字轉換器、CPLD子系統和USB2.0接口。由于ADS1274的數據總線時鐘對主時鐘嚴格同步，該文采用設計了時隙任務分配機制控制ADS1274和USB2.0系統工作。以10 Hz，1.05 V正弦差分信號為測試信號，本裝置采集的信號主頻率成分比位于0.1πrad/s最大噪聲頻率成分大60 dB。

關鍵詞：多通道模擬 差分信號 數據采集器 設計

中圖分類號：TP274 文獻標識碼：A 文章編號：1674-098X（2014）01（a）-0062-02

差分信號的是一種信號傳輸技術，區別于傳統的一根信號線一根地線的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相等，相位相反。差分信號的優點是：1）抗干擾能力強。干擾噪聲一般會等值、同時的被加載到兩根信號線上，而其差值為0，即，噪聲對信號的邏輯意義不產生影響；能有效抑制電磁干擾（EMI）。由于兩根導線靠得很近且信號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時他們的信號極性相反，其電磁場將相互抵消。因此對外界的電磁干擾也小[1，2]。在模擬信號采集過程中，模擬差分信號常用于模數轉換器的輸入端，以提高信號采集的質量。本文詳細敘述了一種基于CPLD的多通道模擬差分信號采集裝置的結構和設計方法。

1 系統總體結構

本裝置的總體結構圖如圖1所示。本系統分為差分信號緩沖放大器、ADS1274子系統、CPLD子系統和USB 2.0接口電路5個部分。外部輸入的模擬差分信號進入差分信號緩沖放大器進行緩沖放大。然后，緩沖放大器輸出的差分信號輸入ADS1274子系統進行模數轉換，轉變為數字信號。經ADS1274轉換后的數據經CPLD送入USB2.0接口模塊，通過USB接口送往上位機。

2 硬件設計

2.1 差分信號緩沖放大器

差分信號緩沖放大器以美國TI公司生產的寬帶高速差分運放THS4521為核心。C1+和C1-為差分信號的輸入端，差分放大器的共模電壓由VCOM引腳提供[3]，在本設計中，該電壓為2.5V。R65、R66、R69和R70共同決定了整個差分放大器的增益，系統中的增益為2倍。R67和R68為匹配電阻。由于THS4521可用于高頻信號的放大，因此需要連接50 Ω電阻進行阻抗匹配。

2.2 ADS1274子系統

ADS1274的主要部分可分為數據轉換部分和子系統配置部分[4]，如圖3和圖4所示。在ADS1274數據轉換部分中，AINP1、AINN1 至AINP4、AINN4引腳為4個通道的差分信號輸入端。為了使得，差分通道的兩個信號之間幅度相同，相位相差180 °，需要在差分信號兩個引腳之間并聯一個2.2nF的陶瓷電容。VCOM為THS4521提供2.5 V的共模電壓。VREF引腳接2.5 V精密電壓源，為ADS1274提供模數轉換所需參考電壓。SYNC為ADS1274多芯片同步引腳。SCLK為ADS1274數據端口時鐘。DOUT1至DOUT4分別為ADS1274芯片內部4個同步模數轉換通道的數據輸出端。在SCLK數據時鐘的作用下，可以將4個通道的數據串行輸出。DRDY為模數轉換后的標志位。CPLD可通過該接口與ADS1274實現數據交換的同步。

相比其他類型的模數轉換器，ADS1274主要靠硬件接口設置其工作狀態。其中，TEST0和TEST1為測試端口，常規使用時要接地。FORMAT0至FORMAT2為模數轉換數據格式設置端口。ADS1274支持6種數據格式[4]。PWDN1至PWDN4為信號通道開關，當其接地時對應的信號通道關閉，不進行模數轉換。CLK為ADS1274主時鐘引腳。CLKDIV為時鐘分頻設置引腳。MODE0和MODE1分別為ADS1274采樣模式控制引腳。ADS1274的采樣率由CLK、CLKDIV、MODE0和MODE14個引腳共同確定。

2.3 CPLD子系統

CPLD子系統主要由Altera公司生產的EPM240T100CN芯片組成。該子系統將ADS1274控制部分程序和USB2.0接口電路軟件控制部分程序整合在一起。由于ADS1274數據接口協議和主時鐘必須嚴格同步，普通的單片機甚至是ARM等嵌入式系統難以勝任，因此，必須使用CPLD進行控制。

2.4 USB 2.0接口

本文選用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片FT245RL。該芯片集成了微控制器，并且把實現USB通信協議的固件程序直接固化在芯片中，同時提供了PC端的設備驅動程序，用戶只需進行必要的硬件設計和簡單的軟件編程，所以大大降低了開發難度。圖5中，D0至D7為8bit的雙向數據接口。RD#和WR分別為讀取時鐘和寫入時鐘。RXF#和TXE#分別為讀標志位和寫標志位。

3 軟件設計

由于ADS1274的數據總線與主時鐘要求嚴格的相位同步[4]，通常的有限狀態機不容易滿足要求。本文提出一種以主時鐘為基準，根據任務的先后次序，對不同功能模塊進行操作的編程思路。CPLD主時鐘為4.096 MHz，ADS1274設置為低速模式，采樣率為1kHz。根據表1和表2，MODE=11，DIV=0，由主時鐘經CPLD 8分頻得到ADS1274的時鐘為512 kHz。我們敘述方便起見，我們將一個主時鐘周期1/4.096 MHz=0.244 uS設置為一個時隙。

3.1 時隙分配方案

3.2 RD任務

進入RD任務后，程序啟動一個模8計數器，當計數值為3時，讀ADS1274 DOUT引腳，并把時鐘引腳置1；當模8計數器計數值為7時，將ADS1274時鐘引腳置0。這樣就可以將數據以串行方式從ADS1274中讀取。

4 實驗結果

我們以Agilent 3352函數信號發生器作為信號源對系統進行了測試。測試信號為10 Hz，幅值為1.05 V的正弦差分信號。圖7為采集信號的功率譜圖。圖7中，信號頻率比位于0.1πrad/s的最大干擾頻率功率大60dB，因此本系統能夠較好完成信號采集工作。

5 結語

該文設計了一種采集模擬差分信號的數據采集裝置，包含差分信號緩沖放大器、ADS1274模數轉換器、CPLD子系統和USB2.0接口電路。CPLD系統的程序能夠完成信號采集和傳輸的工作。通過對采集信號的時域和頻域分析，本設計對低頻差分信號的采集具有較好性能。在輸入10Hz 1.05V測試信號時，信號的功率比噪聲功率大60dB。

參考文獻

[1] 宋正勛，譚寶華.低壓差分信號技術[J]. 長春光學精密機械學院學報，2000， 23（2）：33-36.

[2] 劉松江，陶翼.集成運算放大器在差分信號處理中的應用[J].計算機與數字工程，2008，36（6）：67-69.

[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.

[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.endprint

摘 要：該文設計了一種基于ADS1274的多通道模擬差分信號數據采集裝置。該裝置包含差分信號緩沖放大器、模擬數字轉換器、CPLD子系統和USB2.0接口。由于ADS1274的數據總線時鐘對主時鐘嚴格同步，該文采用設計了時隙任務分配機制控制ADS1274和USB2.0系統工作。以10 Hz，1.05 V正弦差分信號為測試信號，本裝置采集的信號主頻率成分比位于0.1πrad/s最大噪聲頻率成分大60 dB。

關鍵詞：多通道模擬 差分信號 數據采集器 設計

中圖分類號：TP274 文獻標識碼：A 文章編號：1674-098X（2014）01（a）-0062-02

差分信號的是一種信號傳輸技術，區別于傳統的一根信號線一根地線的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相等，相位相反。差分信號的優點是：1）抗干擾能力強。干擾噪聲一般會等值、同時的被加載到兩根信號線上，而其差值為0，即，噪聲對信號的邏輯意義不產生影響；能有效抑制電磁干擾（EMI）。由于兩根導線靠得很近且信號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時他們的信號極性相反，其電磁場將相互抵消。因此對外界的電磁干擾也小[1，2]。在模擬信號采集過程中，模擬差分信號常用于模數轉換器的輸入端，以提高信號采集的質量。本文詳細敘述了一種基于CPLD的多通道模擬差分信號采集裝置的結構和設計方法。

1 系統總體結構

本裝置的總體結構圖如圖1所示。本系統分為差分信號緩沖放大器、ADS1274子系統、CPLD子系統和USB 2.0接口電路5個部分。外部輸入的模擬差分信號進入差分信號緩沖放大器進行緩沖放大。然后，緩沖放大器輸出的差分信號輸入ADS1274子系統進行模數轉換，轉變為數字信號。經ADS1274轉換后的數據經CPLD送入USB2.0接口模塊，通過USB接口送往上位機。

2 硬件設計

2.1 差分信號緩沖放大器

差分信號緩沖放大器以美國TI公司生產的寬帶高速差分運放THS4521為核心。C1+和C1-為差分信號的輸入端，差分放大器的共模電壓由VCOM引腳提供[3]，在本設計中，該電壓為2.5V。R65、R66、R69和R70共同決定了整個差分放大器的增益，系統中的增益為2倍。R67和R68為匹配電阻。由于THS4521可用于高頻信號的放大，因此需要連接50 Ω電阻進行阻抗匹配。

2.2 ADS1274子系統

ADS1274的主要部分可分為數據轉換部分和子系統配置部分[4]，如圖3和圖4所示。在ADS1274數據轉換部分中，AINP1、AINN1 至AINP4、AINN4引腳為4個通道的差分信號輸入端。為了使得，差分通道的兩個信號之間幅度相同，相位相差180 °，需要在差分信號兩個引腳之間并聯一個2.2nF的陶瓷電容。VCOM為THS4521提供2.5 V的共模電壓。VREF引腳接2.5 V精密電壓源，為ADS1274提供模數轉換所需參考電壓。SYNC為ADS1274多芯片同步引腳。SCLK為ADS1274數據端口時鐘。DOUT1至DOUT4分別為ADS1274芯片內部4個同步模數轉換通道的數據輸出端。在SCLK數據時鐘的作用下，可以將4個通道的數據串行輸出。DRDY為模數轉換后的標志位。CPLD可通過該接口與ADS1274實現數據交換的同步。

相比其他類型的模數轉換器，ADS1274主要靠硬件接口設置其工作狀態。其中，TEST0和TEST1為測試端口，常規使用時要接地。FORMAT0至FORMAT2為模數轉換數據格式設置端口。ADS1274支持6種數據格式[4]。PWDN1至PWDN4為信號通道開關，當其接地時對應的信號通道關閉，不進行模數轉換。CLK為ADS1274主時鐘引腳。CLKDIV為時鐘分頻設置引腳。MODE0和MODE1分別為ADS1274采樣模式控制引腳。ADS1274的采樣率由CLK、CLKDIV、MODE0和MODE14個引腳共同確定。

2.3 CPLD子系統

CPLD子系統主要由Altera公司生產的EPM240T100CN芯片組成。該子系統將ADS1274控制部分程序和USB2.0接口電路軟件控制部分程序整合在一起。由于ADS1274數據接口協議和主時鐘必須嚴格同步，普通的單片機甚至是ARM等嵌入式系統難以勝任，因此，必須使用CPLD進行控制。

2.4 USB 2.0接口

本文選用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片FT245RL。該芯片集成了微控制器，并且把實現USB通信協議的固件程序直接固化在芯片中，同時提供了PC端的設備驅動程序，用戶只需進行必要的硬件設計和簡單的軟件編程，所以大大降低了開發難度。圖5中，D0至D7為8bit的雙向數據接口。RD#和WR分別為讀取時鐘和寫入時鐘。RXF#和TXE#分別為讀標志位和寫標志位。

3 軟件設計

由于ADS1274的數據總線與主時鐘要求嚴格的相位同步[4]，通常的有限狀態機不容易滿足要求。本文提出一種以主時鐘為基準，根據任務的先后次序，對不同功能模塊進行操作的編程思路。CPLD主時鐘為4.096 MHz，ADS1274設置為低速模式，采樣率為1kHz。根據表1和表2，MODE=11，DIV=0，由主時鐘經CPLD 8分頻得到ADS1274的時鐘為512 kHz。我們敘述方便起見，我們將一個主時鐘周期1/4.096 MHz=0.244 uS設置為一個時隙。

3.1 時隙分配方案

3.2 RD任務

進入RD任務后，程序啟動一個模8計數器，當計數值為3時，讀ADS1274 DOUT引腳，并把時鐘引腳置1；當模8計數器計數值為7時，將ADS1274時鐘引腳置0。這樣就可以將數據以串行方式從ADS1274中讀取。

4 實驗結果

我們以Agilent 3352函數信號發生器作為信號源對系統進行了測試。測試信號為10 Hz，幅值為1.05 V的正弦差分信號。圖7為采集信號的功率譜圖。圖7中，信號頻率比位于0.1πrad/s的最大干擾頻率功率大60dB，因此本系統能夠較好完成信號采集工作。

5 結語

該文設計了一種采集模擬差分信號的數據采集裝置，包含差分信號緩沖放大器、ADS1274模數轉換器、CPLD子系統和USB2.0接口電路。CPLD系統的程序能夠完成信號采集和傳輸的工作。通過對采集信號的時域和頻域分析，本設計對低頻差分信號的采集具有較好性能。在輸入10Hz 1.05V測試信號時，信號的功率比噪聲功率大60dB。

參考文獻

[1] 宋正勛，譚寶華.低壓差分信號技術[J]. 長春光學精密機械學院學報，2000， 23（2）：33-36.

[2] 劉松江，陶翼.集成運算放大器在差分信號處理中的應用[J].計算機與數字工程，2008，36（6）：67-69.

[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.

[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.endprint

摘 要：該文設計了一種基于ADS1274的多通道模擬差分信號數據采集裝置。該裝置包含差分信號緩沖放大器、模擬數字轉換器、CPLD子系統和USB2.0接口。由于ADS1274的數據總線時鐘對主時鐘嚴格同步，該文采用設計了時隙任務分配機制控制ADS1274和USB2.0系統工作。以10 Hz，1.05 V正弦差分信號為測試信號，本裝置采集的信號主頻率成分比位于0.1πrad/s最大噪聲頻率成分大60 dB。

關鍵詞：多通道模擬 差分信號 數據采集器 設計

中圖分類號：TP274 文獻標識碼：A 文章編號：1674-098X（2014）01（a）-0062-02

差分信號的是一種信號傳輸技術，區別于傳統的一根信號線一根地線的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相等，相位相反。差分信號的優點是：1）抗干擾能力強。干擾噪聲一般會等值、同時的被加載到兩根信號線上，而其差值為0，即，噪聲對信號的邏輯意義不產生影響；能有效抑制電磁干擾（EMI）。由于兩根導線靠得很近且信號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時他們的信號極性相反，其電磁場將相互抵消。因此對外界的電磁干擾也小[1，2]。在模擬信號采集過程中，模擬差分信號常用于模數轉換器的輸入端，以提高信號采集的質量。本文詳細敘述了一種基于CPLD的多通道模擬差分信號采集裝置的結構和設計方法。

1 系統總體結構

本裝置的總體結構圖如圖1所示。本系統分為差分信號緩沖放大器、ADS1274子系統、CPLD子系統和USB 2.0接口電路5個部分。外部輸入的模擬差分信號進入差分信號緩沖放大器進行緩沖放大。然后，緩沖放大器輸出的差分信號輸入ADS1274子系統進行模數轉換，轉變為數字信號。經ADS1274轉換后的數據經CPLD送入USB2.0接口模塊，通過USB接口送往上位機。

2 硬件設計

2.1 差分信號緩沖放大器

差分信號緩沖放大器以美國TI公司生產的寬帶高速差分運放THS4521為核心。C1+和C1-為差分信號的輸入端，差分放大器的共模電壓由VCOM引腳提供[3]，在本設計中，該電壓為2.5V。R65、R66、R69和R70共同決定了整個差分放大器的增益，系統中的增益為2倍。R67和R68為匹配電阻。由于THS4521可用于高頻信號的放大，因此需要連接50 Ω電阻進行阻抗匹配。

2.2 ADS1274子系統

ADS1274的主要部分可分為數據轉換部分和子系統配置部分[4]，如圖3和圖4所示。在ADS1274數據轉換部分中，AINP1、AINN1 至AINP4、AINN4引腳為4個通道的差分信號輸入端。為了使得，差分通道的兩個信號之間幅度相同，相位相差180 °，需要在差分信號兩個引腳之間并聯一個2.2nF的陶瓷電容。VCOM為THS4521提供2.5 V的共模電壓。VREF引腳接2.5 V精密電壓源，為ADS1274提供模數轉換所需參考電壓。SYNC為ADS1274多芯片同步引腳。SCLK為ADS1274數據端口時鐘。DOUT1至DOUT4分別為ADS1274芯片內部4個同步模數轉換通道的數據輸出端。在SCLK數據時鐘的作用下，可以將4個通道的數據串行輸出。DRDY為模數轉換后的標志位。CPLD可通過該接口與ADS1274實現數據交換的同步。

相比其他類型的模數轉換器，ADS1274主要靠硬件接口設置其工作狀態。其中，TEST0和TEST1為測試端口，常規使用時要接地。FORMAT0至FORMAT2為模數轉換數據格式設置端口。ADS1274支持6種數據格式[4]。PWDN1至PWDN4為信號通道開關，當其接地時對應的信號通道關閉，不進行模數轉換。CLK為ADS1274主時鐘引腳。CLKDIV為時鐘分頻設置引腳。MODE0和MODE1分別為ADS1274采樣模式控制引腳。ADS1274的采樣率由CLK、CLKDIV、MODE0和MODE14個引腳共同確定。

2.3 CPLD子系統

CPLD子系統主要由Altera公司生產的EPM240T100CN芯片組成。該子系統將ADS1274控制部分程序和USB2.0接口電路軟件控制部分程序整合在一起。由于ADS1274數據接口協議和主時鐘必須嚴格同步，普通的單片機甚至是ARM等嵌入式系統難以勝任，因此，必須使用CPLD進行控制。

2.4 USB 2.0接口

本文選用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片FT245RL。該芯片集成了微控制器，并且把實現USB通信協議的固件程序直接固化在芯片中，同時提供了PC端的設備驅動程序，用戶只需進行必要的硬件設計和簡單的軟件編程，所以大大降低了開發難度。圖5中，D0至D7為8bit的雙向數據接口。RD#和WR分別為讀取時鐘和寫入時鐘。RXF#和TXE#分別為讀標志位和寫標志位。

3 軟件設計

由于ADS1274的數據總線與主時鐘要求嚴格的相位同步[4]，通常的有限狀態機不容易滿足要求。本文提出一種以主時鐘為基準，根據任務的先后次序，對不同功能模塊進行操作的編程思路。CPLD主時鐘為4.096 MHz，ADS1274設置為低速模式，采樣率為1kHz。根據表1和表2，MODE=11，DIV=0，由主時鐘經CPLD 8分頻得到ADS1274的時鐘為512 kHz。我們敘述方便起見，我們將一個主時鐘周期1/4.096 MHz=0.244 uS設置為一個時隙。

3.1 時隙分配方案

3.2 RD任務

進入RD任務后，程序啟動一個模8計數器，當計數值為3時，讀ADS1274 DOUT引腳，并把時鐘引腳置1；當模8計數器計數值為7時，將ADS1274時鐘引腳置0。這樣就可以將數據以串行方式從ADS1274中讀取。

4 實驗結果

我們以Agilent 3352函數信號發生器作為信號源對系統進行了測試。測試信號為10 Hz，幅值為1.05 V的正弦差分信號。圖7為采集信號的功率譜圖。圖7中，信號頻率比位于0.1πrad/s的最大干擾頻率功率大60dB，因此本系統能夠較好完成信號采集工作。

5 結語

該文設計了一種采集模擬差分信號的數據采集裝置，包含差分信號緩沖放大器、ADS1274模數轉換器、CPLD子系統和USB2.0接口電路。CPLD系統的程序能夠完成信號采集和傳輸的工作。通過對采集信號的時域和頻域分析，本設計對低頻差分信號的采集具有較好性能。在輸入10Hz 1.05V測試信號時，信號的功率比噪聲功率大60dB。

參考文獻

[1] 宋正勛，譚寶華.低壓差分信號技術[J]. 長春光學精密機械學院學報，2000， 23（2）：33-36.

[2] 劉松江，陶翼.集成運算放大器在差分信號處理中的應用[J].計算機與數字工程，2008，36（6）：67-69.

[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.

[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.endprint