基于FPGA的梯形波沖擊試驗測控系統(tǒng)

王 琳,董振華

（1.西安鐵路職業(yè)技術學院,陜西西安,710016;2.西安捷盛電子技術有限責任公司,陜西西安,710119）

基于FPGA的梯形波沖擊試驗測控系統(tǒng)

王 琳1,董振華2

（1.西安鐵路職業(yè)技術學院,陜西西安,710016;2.西安捷盛電子技術有限責任公司,陜西西安,710119）

為了評定試件在受到梯形波沖擊時的耐沖擊強度，提出了一種基于FPGA的梯形波沖擊試驗測控方案。實際測試表明此設計方案具有較高的靈活性，可靠性及穩(wěn)定性。

FPGA;梯形波沖擊;波形測量

0 引言

沖擊試驗用于驗證裝備上的元件、部件承受預計力作用的能力，評價裝備上的元件、部件在此環(huán)境下的結(jié)構(gòu)完好性、性能可靠性，是軍用裝備必不可少的試驗裝備。GJB150A、GJB548A、GJB360A、美軍標MIL-STD-810F、MIL-STD-883E、MIL-STD-202E均把沖擊試驗作為軍用裝備重點試驗之一。目前，國內(nèi)沖擊試驗雖已普遍展開，但受試驗設備限制，試驗波形僅限于半正弦波形，就試驗目的而言，半正弦波適用于模擬線性系統(tǒng)的撞擊或線性系統(tǒng)的減速所引起的沖擊效應；梯形波通常用于空間運行裝置和飛行器發(fā)射等爆炸性環(huán)境的沖擊效應，隨著航天技術不斷發(fā)展，很多單位都急切需要利用梯形波沖擊試驗完成產(chǎn)品測試，提高產(chǎn)品可靠性。

梯形波發(fā)生器的結(jié)構(gòu)如圖一所示。

它主要由底座1、氣缸4、緩沖安全墊3、活塞6、調(diào)節(jié)塊8、調(diào)節(jié)塊9、定位圈10以及沖頭11等組成。工作臺和試驗件一起跌落撞擊活塞，活塞向下運動壓縮主氣室氣體氣室壓力隨氣室容積縮小急劇變大過程，產(chǎn)生梯形波的上沿；氣室壓力隨氣室容積變化趨于平穩(wěn)階段，產(chǎn)生梯形波中段；氣室壓力隨氣室容積增大急劇變小，產(chǎn)生梯形波的下沿。通過調(diào)節(jié)氣室容積、氣室初始壓力可以改變氣態(tài)方程常數(shù)。從而改變梯形波上升與下降斜率及峰值加速度和脈沖持續(xù)時間。在氣缸容腔內(nèi)充入不同大小壓力的氣體，可改變活塞6受到力的大小，從而獲得不同加速度峰值A，不同沖擊脈沖持續(xù)時間D的脈沖波形，及相同A、D，不同質(zhì)量m時的F (t)～Z(t)曲線，沖擊持續(xù)時間靠活塞相對于氣缸位移程度即臺面的跌落能量(高度)調(diào)整,沖擊加速度的峰值靠氣缸氣體壓強調(diào)整。

1 總體方案

圖一梯形波發(fā)生器結(jié)構(gòu)圖

由于可編程邏輯器(FPGA)具有豐富的可編程性與豐富的I/O引腳，使得它在數(shù)字系統(tǒng)中的應用越來越廣泛，如同自行設計集成電路一樣，可節(jié)省電路開發(fā)的費用與時間。因此本文就提出了一種基于FPGA的梯形波沖擊試驗測控方案。

系統(tǒng)組成如圖二所示，上位機將動作電平輸入FPGA，F(xiàn)PGA根據(jù)相應的電平變化發(fā)出繼電器控制信號，控制系統(tǒng)進行提升、活塞桿下降、跌落等動作，并通過氣動伺服閥控制氣缸氣體壓強，通過不斷修正氣缸氣體壓強、緩沖高度等參數(shù)完成相應的梯形波發(fā)生，同時高速AD進行臺面沖擊波形采集并送至上位機進行分析，最終得到滿足試驗要求的梯形波沖擊波形。

圖二 系統(tǒng)組成

2 系統(tǒng)硬件實現(xiàn)

模塊由FPGA觸發(fā)存儲控制、USB2.0傳輸和AD7865數(shù)據(jù)采集部分構(gòu)成。采用Cyclone系列EP1C12Q240C8型號的FPGA控制芯片，其Bank3 I／O口與AD7865相連，有源晶振提供了48 MHz的時鐘頻率。

2.1 采集模塊

AD7865是美國Analog Device公司生產(chǎn)的一種高速，低功耗，四通道同步采樣的14位AD轉(zhuǎn)換器，采用＋5V供電。芯片內(nèi)部有一個2.4 μs的逐次逼近的ADC，4個跟蹤/保持放大器，內(nèi)部2.5V參考電壓，片上時鐘振蕩器和一個高速并行接口。采樣模塊如圖三所示。

由于沖擊波形的脈沖寬度變化從1ms到45ms，因此采集模塊需要控制采集的采樣速率在從100K至2K間變化。解決方法是在準備采集前通過ad7865ctl模塊的trig_clk端輸入隨采樣脈寬變化的采樣頻率時 鐘，繼而通過編制采樣狀態(tài)機來控制ad7865時序，當trig_clk接到觸發(fā)時鐘上升沿后，busy變高電平，當一次采樣結(jié)束后busy端變低電平，連讀兩次將雙通道數(shù)據(jù)鎖存，并給數(shù)據(jù)的第15位添加通道標志，使得后續(xù)處理數(shù)據(jù)更加方便，其中。當采樣長度達到設定值后，采樣頻率被中斷ad7865進入低功耗運行狀態(tài)并等待下次采樣啟動。

圖三 采樣模塊

2.2 觸發(fā)及存儲

當上位機通過usb2.0通信接口設置好觸發(fā)窗長度、觸發(fā)點電平時，啟動采集命令AD7865開始進行采集，當鎖存一次數(shù)據(jù)后，ad7865ctl輸出一個clkn的觸發(fā)同步信號，使得觸發(fā)模塊進入trigger狀態(tài)，在此狀態(tài)中不斷判斷采樣數(shù)據(jù)是否達到觸發(fā)電平，并將數(shù)據(jù)寫入環(huán)形存儲器中，當滿足觸發(fā)條件后，觸發(fā)模塊輸出環(huán)形存儲器的觸發(fā)地址并鎖存，寫數(shù)據(jù)直到滿足觸發(fā)模式的觸發(fā)深度。其部分源代碼如下所示。

always @(posedge clkin or negedge rst)

2.3 USB2.0數(shù)據(jù)傳輸

數(shù)據(jù)存入FPGA內(nèi)部開辟的環(huán)形存儲單元后，通過專用的CY7C60381芯片進行DMA傳輸，DMA操作允許控制器與功能接口之間數(shù)據(jù)的透明傳輸。一旦設置了DMA操作，則不需要微控制器的干預。每個端點有一對DMA_REQ和DMA_ACK信號，通過編寫相應的FPGA控制代碼，CY7C60381芯片在數(shù)據(jù)傳輸s時被視為一個高速FIFO，通過系統(tǒng)高速時鐘同步寫入，再通過上位機的動態(tài)鏈接庫函數(shù)以DMA方式高速讀出，其控制原理與FPGA接口模塊如圖四所示。

3 結(jié)束語

通過實際測試，表明此設計方案與預期要求基本一致。由于可編程邏輯器件(FPGA)具有豐富的可編程性與豐富的I/O引腳，此方案可方便的進行在線修改而不需改動硬件電路，具有較高的靈活性，可靠性及穩(wěn)定性，此方案也可應用于頻率測量、沖擊類設備的測試等領域。

[1] 彭鵬,田書林,邱渡裕.基于FPGA的CPU多UART的串行通信接口實現(xiàn)[J].自動化信息,2008,03,41

[2] 周潤景，圖雅，張麗敏 基于Quartus的FPGA/CPLD數(shù)字系統(tǒng)設計實例[M].北京 電子工業(yè)出版社，2007

[3] 華清軟件嵌入式培訓中心 FPGA應用開發(fā)入門與典型實例[M].北京.人民郵電出版社，2008

王琳.男,(1961-),陜西西安人,從事電氣控制理論的教學和研究工作

Terminal Velocity Test Technology of Incline Impact Tester Based on FPGA

Wang Lin1,Dong ZhenHua2
（1.Xi’an Railway Vocational & Technical institute,Xi’an Shanxi,710016; 2.Xi’an JieSheng Electric Co’LTD,Xi’an Shanxi,710119）

In order to assess specimen when hit from trapezoidal wave resistance to impact strength,this paper proposes a trapezoidal wave impact test measurement and control system based on FPGA.According to practical test,the project proved to be flexible,reliable,stabile.

FPGA;Trapezoidal Wave Impact;Shock Wave Test

圖四 控制原理與FPGA接口模塊