100G DWDM，深度優化OSNR的技術

| 郭中華

即使采用ASIC技術，也需要65nm甚至40nm工藝的ASIC才能實現其高運算量和低功耗目標，所以芯片技術成為軟判決從紙上談兵走向商用系統的關鍵。

2009年以來40G DWDM已開始在中國規模部署，隨著寬帶中國、寬帶提速等戰略的實施，發達省份的骨干傳輸帶寬資源在這快速發展的3年中已幾乎消耗殆盡，部分運營商在第二平面建設方案是基于40G技術還是100G DWDM技術而舉棋不定。2011年歐美運營商在云計算、IDC互聯、移動互聯網等業務的驅動下規模部署100G技術，毫無疑問為100G的商用產生了多米諾骨牌效應。2012年伊始，國內三大運營商分別啟動詳細的實驗室和現網測試，業界也逐步將注意力從為什么建設100G轉移到如何建設100G。OSNR，DWDM系統最典型也最復雜的指標，也繼PDM-DPSK碼型歸于統一之后成為新的熱點。與40G各種類型來區分應用場景不同，統一碼型和統一調制方式的100G DWDM留給廠商進行各自優化的空間并不大，只有接收側的AD高速數模轉換、DSP的軟件算法以及FEC編解碼深度。與工程設計相關的顯性指標，就體現在背靠背OSNR（BOL和EOL）、OSNR和系統代價、FEC糾錯能力、色度色散和偏振模色散補償值上。

B2B OSNR 的優化

工程實踐往往和實驗室測試有較大差距。在建議的1dBm的發送功率下，第一代100G系統的B2B仿真數據維持15～16dB。在7%線路開銷的112Gbit/s PDM-QPSK相干系統中，在誤碼率為2E～3這個閾值下，B2B OSNR性能的離線數據最佳結果為14.78dB。也有廠商離線測試結果在15～16dB。由于仿真系統一般采用計算機陣列的離線處理，一般認為商用系統上性能會比仿真結果大1.5dB。原因在于離線處理為獲取最佳的B2B OSNR性能而忽略考慮算法本身的復雜度，但是在線DWDM處理系統必須考慮算法復雜度限制，性能必然有所劣化。基于以上仿真結果，即使退而使用15～16dB的指標，其與40G系統的背靠背門限分別為13dB或14.5dB不小的差距。

實際上PDM-DPSK和相干接收的基本原理在誕生之初就提供了優化方案，即本地偏振光源性能“凈化度”的提升。相干接收側使用一個高穩定度的本地振蕩激光器，經過偏振分束后與遠端輸入光信號進行90度混頻，90度混頻器輸出一個偏振態的兩路信號。混頻器輸出光信號經平衡接收光電二極管轉換為模擬電信號，經高速模數轉換器（ADC）采樣量化后轉換為數字信號。基于以上原理，源自本振光源的信噪比要遠優于輸入光信號的信噪比，我們能夠改變本地光源的“純度”，就可提升接收端光信噪比約2dB的改善。同理，通過這樣的方法，就可以將B2B的OSNR從15～16dB降低到13～13.5dB。這個優化的數據基本上可達到犧牲20%帶寬效率的SD-FEC的方案指標。阿爾卡特朗訊在2011年第4季度發布了基于商用系統的增強OTU解決方案。并在不開啟SD-FEC的情況下，在2012年第1季度某國家級測試中已優于以上關鍵指標。

Q余量與Rm側系統OSNR的優化

40G DWDM國標中定義的MPI-Rm 參考點接收OSNR與背靠背OSNR 容限（EOL）值之間的差值要求為4.5～5dB，OSNR裕度的多少將直接決定系統的OSNR門限。

相對40G標準，基于偏振復用相干檢測的100G技術天生對DGD和色度色散不敏感，因此可將Q裕量從40G系統中的3～3.5dB下降到2～2.5dB。Q裕量的變化實際上就是系統側的OSNR裕量，就可以降低1dB, 達到4～4.5dB。目前這個裕量的優化已廣泛地被歐洲和北美運營商所接受。通過這個方案優化和適度的裕量放松，在不采用額外增加帶寬開銷的情況（例如SDFEC）下，100G系統的ONSR門限就可達到18.5dB, 完全與現有的40G系統在跨站設置上相同，甚至優于某些特殊碼型的40G 系統。

FEC和SD-FEC的優化技術

前向糾錯FEC技術是通過優化線路信號來優化OSNR性能的一種有效途徑。其本質是通過犧牲有效帶寬，以編碼冗余度（如20%）以及對應的信號處理芯片的復雜度來換取更大的凈增益。業界在密切關注100G超長傳輸距離和SD-FEC軟判決的關系。

OIF建議軟判決FEC開銷比小于20%，低于20%開銷比時凈增益隨著冗余度增加而增大，而超過后受錯誤平層影響而增益反而下降。在7%開銷時，軟判決復雜度遠超過硬判決，但復雜度換取的的增益卻十分有限，所以并不建議使用軟判決。因此，可以直觀地判斷并不是軟判決出現之后，硬判決將退出歷史舞臺，軟硬結合才是可行的方案。

在軟判決具體的碼型方案中，無論是LDPC 碼還是TPC方案，均需要OTU上完成大量的硬件計算來支撐性能。為捕捉信號遠離介于0和1之外的信號而做出正確的判決，譯碼器的比特吞吐量也是硬判決的好幾倍，對應系統的算法復雜性大為增加。更重要的是，由于啟用軟判決后線路速度從7%開銷的112Gbit/s 速度上升到基于20%開銷冗余的128Gbit/s后，由于速率的提高必然帶來譜寬的變化，對后級ADC器件的采樣率要求從56GHz提升到65GHz， DSP的計算能力也要從千萬門電路往數千萬門級大躍進，系統關鍵芯片的搭建也將從基于100G轉變為超100G甚至400G而設計。

基于128Gbit/s相干接收系統中，實驗室仿真結果B2B OSNR在同樣誤碼率門限情況下為14.5 dB。OFC 2010年報道的國外某首個128Gbit/s速率PM-QPSK相干接收在線處理原型機的真實測試結果卻讓20%冗余度的SD-FEC技術蒙上陰影。其在2E-3誤碼率下的B2B OSNR門限居然裂化到17dB。究其原因，除了仿真系統和在線系統復雜度的差異之外，另一個重要的因素是在線實時芯片處理能力。這個案例也從側面證明了FPGA拼接而成而不是基于單ASIC芯片，無法真正完成SD-FEC功能。業界認為，即使采用ASCI技術也需要65nm甚至40nm工藝的ASIC才能實現其高運算量和低功耗目標，所以芯片技術成為軟判決從紙上談兵走向商用系統的關鍵。

2012年第一季度，at&t實驗室發布了其業界首個40nm的技術的MSA收發器的系統測試結果，也是業界首個運營商測試的SD-FEC系統。其有4個8位、每秒65G采樣率ADC轉換通道的DSP引擎，在具體的碼型算法上，試驗系統的SD-FEC采用的是基于Turbo乘積碼（TPC），相應的凈編碼增益11.1分貝。雖然at&t這個實驗室測試系統受成40nm ASIC熟套片數量的限制，只開通了SD-FEC的波，遠低于國內40個波長的測試要求；系統的發射光功率也大于國內標準的1～2dB(這會改善ONSR性能)，但它畢竟為高性能芯片將SD-FEC帶入實踐商用做出了積極的嘗試。