賽靈思面向未來十年的“All Programmable”設計套件Vivado震撼登場

日前，全球可編程平臺領導廠商賽靈思公司（Xilinx,Inc.(NASDAQ:XLNX)）全球公開發布以IP及系統為中心的新一代顛覆性設計環境Vivado設計套件，致力于在未來十年加速“All Programmable”器件的設計生產力。Vivado不僅能加速可編程邏輯和IO的設計速度，而且還可提高可編程系統的集成度和實現速度，讓器件能夠集成3D堆疊硅片互聯技術、ARM處理系統、模擬混合信號(AMS)和絕大大部分半導體IP核。Vivado設計套件突破了可編程系統集成度和實現速度兩方面的重大瓶頸，將設計生產力提高到同類競爭開發環境的4倍。

Vivado設計環境

Vivado設計套件包括高度集成的設計環境和新一代系統到IC級別的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于AMBA AXI4互聯規范、IP-XACT IP封裝元數據、工具命令語言(TCL)、Synopsys系統約束(SDC)等有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的Vivado工具將各類可編程技術結合在一起，可擴展實現多達1億個等效ASIC門的設計。

為了解決集成的瓶頸問題，Vivado IDE采用了用于快速綜合和驗證C語言算法IP的ESL設計、實現重用的標準算法和RTL IP封裝技術、標準IP封裝和各類系統構建塊的系統集成、可將仿真速度提高3倍的模塊和系統驗證功能，以及可將性能提升百倍以上的硬件協同仿真功能。

為了解決實現的瓶頸，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升 了3～15倍且為SystemVerilog提供業界領先支持的邏輯綜合工具、速度提升 了4倍且確定性更高的布局布線引擎、以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單(ECO)的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。

(Xilinx公司供稿)