基于FPGA的數字化變電站計量儀表研究與設計

楊新華 ,韓永軍

(1.蘭州理工大學 電氣工程與信息工程學院，甘肅 蘭州 730050；2.甘肅省工業過程先進控制重點實驗室，甘肅 蘭州 730050)

隨著數字化變電站技術的大力發展和IEC61850標準體系的全面推廣，標志著變電站自動化技術進入了全新階段。因為IEC61850標準的發展方向是“即插即用”，與數字化變電站接口相關的產品將得到快速發展[1]。數字化變電站計量儀表作為數字化變電站內部的智能電子設備，接收合并單元的數據包并由內部的數據處理模塊進行運算，得到電壓、電流等，整個過程全部為數字量，沒有模擬量的參與，計量儀表的精度將大大提高。

近年來，同類產品普遍使用高速數字信號處理器來完成，但其成本較高且工藝復雜，導致設計靈活性不夠。本文提出了一種基于SoPC的設計方案，不僅具有較大的靈活性，而且通過對高速FPGA的配置可靈活地對設計進行改動，以適應技術的快速發展，同時系統功耗、成本、設計復雜性都得以降低。

1 總體設計

基于SoPC的數字化變電站計量儀表的系統設計方案如圖1所示。系統由兩路電源、光纖通信電路、以太網接口電路、RTC、LCD、Flash、紅外線接口及一片 Cyclone II FPGA組成。其中協議解析單元、DSP、系統控制單元都在一片FPGA上實現，FPGA在設計中處于核心。

系統工作流程：協議解析單元接收合并單元通過光纖或雙絞線發出的SMV數據包,由Nios II處理器解析后存放在FIFO中供DSP模塊讀取；數字信號處理單元負責完成電量、功率以及電能的計算等任務，計算結果存儲在FIFO中供系統控制CPU讀取；系統控制模塊的Nios II處理器對電量信息進行處理,最終完成電參數的顯示、儲存,同時響應站控層通信服務請求等功能。

2 主要硬件設計

2.1 以太網接口電路設計

本文采用LAN91C111實現與站內以太網連接，該芯片是SMSC公司專為嵌入式應用系統而推出的第三代快速以太網控制器,片上集成了MAC和PHY,符合IEEE802.3/802.U-100Base-Tx/10Base-T規范[2-3]。LAN91C111與 Nios II軟核連接方便，它作為Avalon Memory-Mapped Tristate Slave器件掛在Avalon-MM總線上與Avalon Memory-Mapped Tristate Master連接。LAN91C111的地址線A1～A15、數據線D0～D31、讀寫控制信號分別與 Nios II的相應信號相連，SoPC系統分配給該芯片的中斷優先級為 0。 LAN91C111的輸出信號 TPO+、TPO-、TPI+、YPI-接網絡隔離變壓器TG100-S050N2，變壓器的輸出接RJ45接口。圖2所示是以太網接口電路連接示意圖。

2.2 CPU系統模塊設計

高速以太網數據交換及數據包解析需要占用相當大的CPU運行資源，因此本設計在一片FPGA上設置了兩顆 CPU：cpu_ethernet負責解析數據，cpu_control負責系統控制。

根據該模塊要完成的功能,在SoPC系統上配置了標準 NiosII 軟 核 、SDRAM Controler、EthernetControler、Avalon Memory-Mapped Tristate Master、片內 RAM、定時器、JTAG_UART等部件，部件添加之后需要設置各個部件之間的連接矩陣、地址、中斷優先級。調試過程中CPU從SDRAM中啟動，程序及程序運行所需的堆棧、內存都放在SDRAM中，調試完畢后硬件配置文件放在EPCS4中，程序代碼放在NOR Flash中。這部分電路設計完成后就可以在Quartus II對電路進行管腳分配、編譯。

3 軟件設計

本文用Verilog HDL設計了一個RTC IP，用來實現與實時時鐘芯片的讀寫。軟件部分包括BSP層、應用程序層。BSP層包括HAL、設備驅動、標準C函數庫、RTOS、可選的軟件包。其中實現驅動程序的方法采用IP核方式實現外部器件控制。這種方法把外部器件映射到外部存儲器空間，作為Avalon Slave器件連接到總線上，Nios II軟核通過總線實現器件控制。采用這種方法設計的主要工作硬件描述語言模塊，可以由設計者自行定義外設操作的各個存儲器，從而實現復雜的時序控制功能。IP核設計完成之后，可以由SoPC Builder開發環境調用[4]，靈活添加到用戶設計的SoPC系統之中，并且可以提供給其他人使用。

4 基于FPGA的電量參數算法

4.1 有效值測量

有效值可以用以下兩個公式表示：

其中M是交流信號每個周期的采樣點數。

在Matlab/Simulink下建立的有效值測量的算法模型流程可以用圖3表示，圖3中峰值為100的正弦信號首先經過高通濾波，然后自乘、平方和累加后進行開方運算，仿真時間為一個周期,仿真結果與預期結果一致。從仿真情況來看,影響有效值測量精度的主要是周期的測量。

4.2 有功功率測量

在正弦電路中，瞬時功率可表示為：

瞬時功率在一個周期T內的積分即為平均功率：

本文采用低通數字濾波器法實現有功功率的測量。這種方法將數字乘法器的運算數據結果輸入到低通數字濾波器，從濾波器的輸出端就得到了有功功率。這是因為在瞬時功率的表達式中，積分第2部分UIcos(2ωtφ)的頻率為基波頻率的2倍，只要設計好合適的濾波器參數，就可以采用濾波器實現有功功率的測量。

4.3 數字濾波器設計

數字濾波器從實現的網絡結構或者從單位脈沖響應分類，可以分成無限脈沖響應濾波器(IIR)和有限脈沖響應濾波器(FIR)。

根據兩種濾波器的特點和本課題的應用實際，高通濾波器用IIR濾波器實現，低通濾波器用FIR實現。

本文中高通數字濾波器的主要指標如下：通帶截止頻率為 30 Hz，通帶紋波 1 dB，阻帶衰減 60 dB，采用 4階橢圓濾波器實現。

圖4為在Matlab/Simulink下搭建的2階Direct Form II型IIR濾波器電路模型。本文中設計的數字濾波器為4階IIR濾波器，可以由兩節Direct Form II型濾波器級聯而成。圖4中2階Direct Form II型濾波器的系數可以由Matlab生成，然后更新模型即可。

圖5為附加直流偏置的正弦信號u(t)=100sin(100πt)+30通過設計的IIR數字濾波器的仿真結果，從圖中可以看出，濾波后的信號在±100范圍內波動，表明該濾波器能夠很好地去除直流分量，滿足設計要求。

低通濾波器采用FIR濾波器實現，該濾波器主要功能是消除瞬時功率信號中頻率為2 W的交流分量，從而得到有功功率信號。據此采用equiripple法設計的FIR濾波器的主要指標如下:阻帶截止頻率為95Hz,阻帶紋波10 dB，通帶紋波 1 dB。圖 6為在 Simulink下利用 DSP Builder搭建的4階FIR濾波器電路模型，該電路經SignalCompiler編譯后即可生成HDL文件[5]。本設計中的FIR低通數字濾波器可以由多個4階FIR濾波器級聯而成,系數可以由Matlab生成。

圖7為附加高斯白噪聲的正弦信號通過設計的FIR數字濾波器的仿真結果。從圖中可以看出，該濾波器能夠較好地去除高頻分量，滿足設計要求。

本文提出一種基于SoPC的數字化變電站計量儀表設計方案，系統在一片FPGA基礎上構建，利用現代EDA設計工具采用自頂向下的方法進行設計。SoPC系統是計量儀表的工作核心，由三個模塊構成：協議解析模塊、數據處理模塊和系統控制模塊。采用SoPC技術，可以大大減少系統的元件數量，提高系統可靠性。由于SoPC系統的靈活性，可以在不改變外圍硬件電路及印刷線路板的情況下對系統進行升級。

[1]高翔.數字化變電站應用技術[M].北京：中國電力出版社，2008.

[2]史運鋒.基于NiosⅡ軟核的嵌入式以太網設計[D].南京：南京理工大學，2009.

[3]王亮,陳文藝.基于 SoPC的嵌入式以太網LAN91C111控制器的開發應用[J].西安郵電學院學報，2010，15(3)：96-100.

[4]Altera Corporation.DSP builder reference manual.2010.

[5]劉建成，鄒應全，徐偉.基于 FPGA的FIR濾波器設計與仿真[J].南京信息工程大學學報：自然科學版，2010，2(5)：400-404.