基于FPGA的多通道應變測試系統設計

張浩茹，謝銳

(1 中北大學電子測試技術國家重點實驗室,山西太原 030051；2 中北大學儀器科學與動態測試教育部重點實驗室,山西太原 030051）

0 引言

該系統采用FPGA+單片機的結構，單片機Msp430用來進行數據采集及轉換，數據傳輸、顯示及遠程通信則由計算機來完成。由單片機采集到的數據發送到FPGA后，經串并轉換保存到內部的FIFO里，計算機經USB通信讀取數據。用戶在LabVIEW設計的軟面板上選擇通道、采樣頻率，以及電橋調平衡等對模擬板的控制，產生一組命令，計算機將命令通過USB通信口發送給FPGA，FPGA對命令進行解串后將各組命令對應發送出去。這種設計方案經驗證是可行的，本系統極大地提高了采集模式的靈活性和數據采集的實時性。MSP430系列單片機是由TI公司開發的16位單片機，其突出特點是強調超低功耗，非常適合于各種功率要求低的場合。該系統采樣電路采用MSP430單片機內部12位的A/D，在多通道應變測試系統中實現實時選擇通道和采樣頻率的功能。FPGA為主控邏輯模塊。

1 系統總體方案設計

1.1 應變測試基本原理

應變測試系統使用電阻應變片來測量力學實驗臺上加載后構件產生的應變。構件上的應變片與應變儀中電阻組成電橋，桿件發生形變時，引起橋臂上應變片阻值發生變化，根據胡克定律，通過測試出的構件表面測點的應變，求出測點的應力，從而實現應變測量的目的[1]。

本設計的測量電路采用惠斯登電橋，將應變片的阻值變化轉化為電壓或電流信號。采用恒壓源供電，應變片連接的基本電路如圖1所示。

圖1 基本電路圖

分析電路，其中有：

所以，當公式中的R1R4=R3R2時，電橋平衡，橋路的輸出電壓△e為零。一般橋臂選用等臂電橋[2]。

1.2 多通道應變測試系統工作原理

如圖2所示，該系統的主要功能是采集并在計算機上實時顯示包括載荷、力錘以及10路應變的12通道數據，多通道數據采集的選通功能由計算機控制單片機來實現，FPGA作為計算機與單片機的橋梁。FPGA接受到來自計算機的包含采集任務和電橋調平衡的任務后，對接收到的串行傳輸的各組命令邏輯進行解串，之后發送到單片機，程序跳入中斷，單片機開始工作。單片機將采集到的應變片模擬應變信號轉變成數字信號，數據由單片機經SPI模式即同步串行傳輸模塊快速發送給FPGA，FPGA將數據經串并轉換后存儲到計算機上。該系統采用1kHz的采樣頻率來采集載荷與應變信號，用100kHz的采樣頻率來采集力錘的信號，載荷與應變在PC上同步實時顯示，以便實驗人員可以實時觀測載荷與應變在變化過程中的相互關系。

圖2 應變測試系統原理框圖

1.3 信號調理電路

模擬信號經INA128儀表放大器進行放大，由于儀表放大器是一種具有差分輸入和相對參考單端輸出的閉環增益單元，它的兩個輸入端阻抗平衡并且阻值高，與電橋隔離，避免對電橋產生影響。設計濾波器時，除考慮滿足濾波截止頻率的要求外，還要考慮滿足測試系統的不失真測試條件即幅頻特性應當是常數（即水平直線），相頻特性應當滿足線性關系。設計的濾波電路采用以二階壓控電壓源低通濾波器為模型的模擬低通濾波器，其中當Q=0.707時，濾波器具有最佳阻尼比。圖3為應變信號的放大濾波電路。經計算，放大系數為72倍，前一級的INA128儀表放大器放大了72倍，在圖3所示的濾波電路中放大了兩倍。

圖3 濾波放大電路

2 基于FPGA的設計實現

FPGA系統的硬件設計模塊主要有采集參數邏輯轉換模塊、串并轉換模塊、時鐘生產模塊和FIFO設計模塊等[3]。下面主要對命令參數邏輯轉換、串并轉換和FIFO設計模塊進行描述和實現。

2.1 串并轉換

串并轉換的功能是將串行輸入的數據加載到8位寄存器中，然后并行輸出，圖4為串并轉換的電路結構。圖4中，Din為輸入的串行數據，q[7:0]為并行輸出數據，Clk是轉換的時鐘信號，Nrst是復位信號[4]。

圖4 串并轉換電路結構

本設計采用VHDL語言輸入法，使用quartus II 軟件進行編譯仿真，功能仿真的結果如圖5所示。圖6所示的串并轉換模塊是在quartus中由實現串并轉換功能的VHDL語言生成。

圖5 串并轉換模塊仿真圖形

圖6 串并轉換模塊原理圖

2.2 FIFO設計以及命令參數邏輯轉換

在quartusII軟件中，選擇符合設計要求的FIFO進行適當修改。要讓此FIFO完成需要的功能還需要加一些外圍設備以產生需要的控制信號，比如FIFO的使能、半滿、全滿和溢出等標志[5]。FIFO的余度值原則上不可過于接近FIFO深度。因為在計算機通過USB口讀取數據，68013響應FIFO中斷時，FPGA仍然在進行數據的采集和存儲[6]。設置的余度值過于接近FIFO深度將容易產生FIFO溢出的錯誤。FIFO核心模塊的信號有：讀寫數據q/data;讀寫使能rdreq/wrreq;讀寫時鐘clk;數據空信號和滿信號。數據data在寫時能有效的情況下按照寫時鐘往FIFO里面存儲，在讀使能時，數據按照讀時鐘的速度從q數據總線上輸出。

計算機發出兩組命令，分別發送給模擬電路和單片機。發送給模擬電路的命令主要是電橋調平衡，命令發送格式為以一楨16bit的數據傳輸到FPGA，然后由FPGA進行解串。解串后發送給模擬板。數據格式如圖7所示。前面8位是值為66的楨頭，后面8位為電橋調平衡的各組命令，U/D控制滑動變阻器滑動片的移動方向，INC根據U/D所指示的滑動方向調整滑動變阻器的電阻值。TA0～TA3用來選通需要進行電橋調平衡的通道。

圖7 電橋調平衡命令邏輯傳輸數據格式

計算機發出的另一組命令是選擇AD轉換及讀取的通道和采樣頻率。數據格式如圖8所示。前面8位是值為55的楨頭，后面的16位數據為選通和采樣頻率選擇的命令。其中高4位用來控制采樣頻率的選擇，低12位分別對應AD采集的12個通道。高電平時選通。

圖8 選通及頻率選擇命令數據格式

3 實驗結果

以等強度梁為例，在定載荷采樣時，采用增量均值的測量方法，每增加相同的載荷測量出一個應變值，再將應變的差值取平均得出增量載荷對應的應變值[8]。等強度梁第一通道測試數據如表1所示。

表1 等強度梁測試數據

-128即為本次測量增量載荷所對應的應變值。載荷增量值為300。

4 結論

本文完成多通道應變測試系統中關于FPGA部分的設計。使用VHDL編程語言對FPGA進行設計，在quartusII軟件中進行系統仿真和驗證。并且可以根據現場具體情況，可以靈活的修改FPGA內部配置。因此，使該系統較原來的系統更加靈便，可靠性更高。

[1]葉衛東,任憲朝.基于FPGA的微應變數據采集系統的設計[J].微計算機信息,2009,25(16):71-73.

[2]韓雪,郭文成.FPGA的功耗概念與低功耗設計研究[J].單片機與嵌入式系統應用,2010,(3):9-11.

[3]Welch, T.A.A Technique for High-Performance Data Compression[J].IEEE Computer 1984,17(6):8-19.

[4]Zhang W D.Design Method of Storage Measurement and Its Application [M].Higher Education Press,2001:50-54.

[5]滕明暉,楊瑞峰.基于FPGA的高速大容量異步FIFO的實現[J].電子測試,2010(6):47-50.

[6]田小芳,熊超,陸起涌.基于CPLD/FPGA的同步異步轉換實驗設計[J].實驗室研究與探索,2005,24(8):50-52.

[7]劉薇,張彥軍,鄭燕露,劉文怡.基于FPGA的多通道高精度采集傳輸系統的設計[J].化工自動化及儀表,2011,38(3): 335-338.

[8]陳茂華.基于無線數據傳輸的力學實驗臺測試系統研究[D].太原:中北大學,2008.