一種基于FPGA的旋轉(zhuǎn)機(jī)械非接觸雙向紅外信號(hào)傳輸系統(tǒng)的實(shí)現(xiàn)

隆志遠(yuǎn)，陳仁文，朱莉婭

(南京航空航天大學(xué)航空宇航學(xué)院，南京210016)

在對(duì)旋轉(zhuǎn)機(jī)械上的各種電氣參數(shù)進(jìn)行測(cè)量時(shí)，需要將測(cè)量數(shù)據(jù)在旋轉(zhuǎn)機(jī)械的轉(zhuǎn)動(dòng)部件(轉(zhuǎn)子)和固定部分(基座)之間進(jìn)行傳遞。傳統(tǒng)的旋轉(zhuǎn)件上信號(hào)測(cè)量大都采用接觸式方案，這種方案普遍使用集流器實(shí)現(xiàn)，存在著體積笨重、易受干擾、精度低、速度慢等缺點(diǎn)[1];而采用以紅外、射頻、激光為媒介的非接觸式測(cè)量方法則克服了上述缺陷，因而愈來(lái)愈受到重視。其中，采用專用芯片作為射頻收發(fā)模塊進(jìn)行長(zhǎng)距離傳輸被應(yīng)用較多。例如，CC24系列的射頻芯片在無(wú)線傳感器的構(gòu)建中得到應(yīng)用;利用nRF2401射頻收發(fā)芯片的旋轉(zhuǎn)件無(wú)線數(shù)據(jù)采集系統(tǒng)已用于航空發(fā)動(dòng)機(jī)轉(zhuǎn)子葉片的動(dòng)態(tài)壓力測(cè)量中[2]。

紅外通信因其結(jié)構(gòu)簡(jiǎn)單，價(jià)格低廉、性能穩(wěn)定，在近距離、小角度、無(wú)障礙的中低速非接觸式測(cè)量系統(tǒng)中獲得了廣泛應(yīng)用。目前，根據(jù) IrDA(Infrared Data Association，紅外數(shù)據(jù)協(xié)會(huì))規(guī)范，紅外通信協(xié)議主要包括 SIR(Serial Infrared，串行紅外傳輸)、FIR(Fast Infrared，高速紅外傳輸)等方式。其中SIR方式通常需要在發(fā)送時(shí)對(duì)數(shù)據(jù)位進(jìn)行3/16編碼調(diào)制，接收時(shí)再解調(diào)解碼還原出數(shù)據(jù)位，然后通過(guò)UART接口與上位機(jī)相連接以進(jìn)行數(shù)據(jù)的傳輸，由于UART的極限速率為115 200 bit/s，所以限制了SIR方式的應(yīng)用范圍，因而多用在遙控或者低速率場(chǎng)合。FIR方式則放棄了對(duì)UART的依賴，采用4PPM(Pulse Position Modulation，脈沖位置調(diào)制)編解碼方式進(jìn)行紅外傳輸，將傳輸?shù)乃俾侍岣叩? Mbit/s，使得它可以被應(yīng)用到較高速的場(chǎng)合。

本文介紹一種利用紅外器件與FPGA進(jìn)行多路信號(hào)非接觸雙向傳輸?shù)姆桨浮Ｋ梃b數(shù)字同步通信的原理，通過(guò)在FPGA內(nèi)部綜合出性能出色的同步數(shù)字接收電路實(shí)現(xiàn)了數(shù)據(jù)在2 Mbit/s速率下的穩(wěn)定雙向傳輸，大幅提升了傳輸速率，滿足了中低速情形下多路信號(hào)同步測(cè)量的需要，從而擴(kuò)展了紅外通信在旋轉(zhuǎn)件測(cè)量領(lǐng)域的應(yīng)用范圍。

1 系統(tǒng)整體結(jié)構(gòu)

整個(gè)系統(tǒng)包含兩部分:①位于旋轉(zhuǎn)側(cè)的紅外數(shù)據(jù)發(fā)射/接收電路板，實(shí)現(xiàn)對(duì)旋轉(zhuǎn)件上各路數(shù)據(jù)的采集、發(fā)送以及接收來(lái)自于固定側(cè)控制數(shù)據(jù);②位于固定側(cè)的紅外數(shù)據(jù)發(fā)射/接收電路板，實(shí)現(xiàn)數(shù)據(jù)的接收和發(fā)送以及與PCI總線的接口控制。為了便于敘述，將數(shù)據(jù)從旋轉(zhuǎn)側(cè)傳輸?shù)絇C機(jī)這一流向稱為上行通道;反之，稱為下行通道。由于雙向傳輸?shù)膶?duì)稱性特點(diǎn)，下文將著重描述上行通道各環(huán)節(jié)的實(shí)現(xiàn)。

圖1 系統(tǒng)整體示意圖

為了保證數(shù)據(jù)的雙向傳輸，在旋轉(zhuǎn)板和固定板上都同軸、對(duì)稱地布置了紅外發(fā)射管HSDL 4420和紅外接收頭BPV22NF。在HSDL 4420受三極管驅(qū)動(dòng)輸出情形下，紅外接收頭在0～9 cm，傾角小于24°的范圍內(nèi)可以有效接收光信號(hào)。由于實(shí)驗(yàn)平臺(tái)旋轉(zhuǎn)側(cè)與固定側(cè)的間距為6 cm左右，在考慮到紅外接收的距離和角度因素后，對(duì)它們?cè)诎迳线M(jìn)行了如圖2所示的布置。內(nèi)孔附近呈正三角形分布的器件對(duì)構(gòu)成了數(shù)據(jù)上行通道;外圈則采用正八邊形分布的器件對(duì)構(gòu)成數(shù)據(jù)下行通道，各圈內(nèi)的器件都以并聯(lián)方式進(jìn)行連接。內(nèi)圈器件與外圈器件的間距為3 cm，在傾角為24°的范圍內(nèi)可以避免同時(shí)傳輸時(shí)紅外光線間的相互干擾。這時(shí)，紅外信號(hào)就可以在旋轉(zhuǎn)側(cè)與固定側(cè)之間雙向傳輸，避免了相互間的干擾。

圖2 發(fā)射側(cè)和接收側(cè)的器件布置

值得一提的是，在高度一定的情況下，內(nèi)圈與外圈的間距和各自所含的器件數(shù)目可以靈活地安排，這取決于紅外接收器件的接收角度以及對(duì)干擾的承受能力，甚至BPV22NF的數(shù)量可以減少到一個(gè)。

圖3示意了處于最危險(xiǎn)位置時(shí)的發(fā)射管仍位于接收管的有效接收范圍內(nèi)，故雙向傳輸時(shí)不會(huì)相互影響。

圖3 危險(xiǎn)位置的情形

2 上行通道數(shù)據(jù)發(fā)送模塊

2．1 數(shù)據(jù)采集模塊

旋轉(zhuǎn)板上主要有信號(hào)采集和發(fā)送電路，主要是由FPGA來(lái)控制AD和數(shù)據(jù)并串轉(zhuǎn)換。它的作用是將從AD芯片MAX125進(jìn)來(lái)的14 bit并行數(shù)據(jù)轉(zhuǎn)換為2 Mbit/s的串行數(shù)據(jù)流輸出，驅(qū)動(dòng)紅外發(fā)光管HSDL 4400發(fā)送數(shù)據(jù)。

圖4 旋轉(zhuǎn)板上電路原理框圖

MAX125是一款支持多達(dá)4通道同步采集的AD芯片，具有14 bit精度，允許雙極性輸入，并行輸出，單通道最高采樣頻率為250 ksample/s。4通道同步采集時(shí)，每通道最高采樣速率為76 ksample/s[3]。

根據(jù)MAX125的器件手冊(cè)，它在第一次進(jìn)行模數(shù)轉(zhuǎn)換前，需要事先進(jìn)行配置以確定采樣的通道數(shù)目，默認(rèn)情況下，MAX125只對(duì)通道1(CH1)信號(hào)進(jìn)行轉(zhuǎn)換。在配置期間，CONVST保持高電平，在 CS、WR信號(hào)由低變高的同時(shí)，通過(guò)DATA引腳送出配置數(shù)據(jù)即可完成對(duì)MAX125工作方式的設(shè)置。此后，每次CONVST信號(hào)的由高變低都將啟動(dòng)一次模數(shù)轉(zhuǎn)換。對(duì)于單通道采集工作方式，在3 μs后，MAX125將INT信號(hào)拉低，預(yù)示著此次轉(zhuǎn)換的結(jié)束。FPGA可以通過(guò)檢測(cè)INT信號(hào)的下降沿來(lái)對(duì)轉(zhuǎn)換好的數(shù)據(jù)進(jìn)行讀取操作，數(shù)據(jù)將在RD的上升沿輸出。如果是多通道采集，則最多經(jīng)過(guò)4次讀脈沖就可將4個(gè)通道的轉(zhuǎn)換數(shù)據(jù)全部取走。

2．2 數(shù)據(jù)封裝和發(fā)送

由于在接收側(cè)采用數(shù)字鎖相環(huán)[4]對(duì)數(shù)據(jù)流進(jìn)行同步接收，所以在發(fā)送電路模塊，必須將采集到的數(shù)據(jù)按照一定的幀格式來(lái)串行發(fā)送，這樣才能在接收側(cè)經(jīng)過(guò)幀同步電路的檢測(cè)判別出有效數(shù)據(jù)的起始位置。如果將一幀的長(zhǎng)度設(shè)計(jì)得過(guò)長(zhǎng)，在FPGA綜合時(shí)將使幀同步輸出信號(hào)進(jìn)位延遲加大，可能造成鎖存該信號(hào)時(shí)存在保持時(shí)間違規(guī)，導(dǎo)致幀同步失敗;同時(shí)也會(huì)影響鎖相環(huán)進(jìn)入鎖定狀態(tài)和退入捕獲狀態(tài)的時(shí)間。時(shí)序分析報(bào)告表明，合適的幀長(zhǎng)度顯著減少了違規(guī)路徑的數(shù)量。

綜合考慮后，本設(shè)計(jì)中將發(fā)送幀的長(zhǎng)度定為32 bit，即4 byte。第1個(gè)字節(jié)為巴克碼字“E4”，作為幀同步碼[5];第2 字節(jié)為填充字節(jié)“10101010”;第3、4字節(jié)的高兩位表示通道號(hào)(例如“00”表示通道1，“11”表示通道4)，低14 bit為MAX125轉(zhuǎn)換輸出某通道的14 bit數(shù)據(jù)。之所以采用1和0交替是為了使鎖相環(huán)處于交替調(diào)整狀態(tài)，避免當(dāng)全0和全1時(shí)鎖相環(huán)出現(xiàn)失步的情形，這樣就可以確保PLL在判別后面的16 bit數(shù)據(jù)時(shí)不出現(xiàn)誤判。幀格式見(jiàn)下面圖5。

圖5 幀格式

值得指出的是，為了提高HSDL4400它的發(fā)射功率，可在FPGA輸出引腳加由三極管構(gòu)成的驅(qū)動(dòng)電路來(lái)提高光發(fā)射功率，進(jìn)而可以增加紅外接收的距離。

2．3 FPGA內(nèi)部原理框圖

由于接收側(cè)數(shù)字鎖相環(huán)的鎖定頻率為2 MHz，也就是可以捕捉2 Mbit/s的數(shù)字信號(hào)。為了適配2 Mbit/s的發(fā)送速率，在旋轉(zhuǎn)板上用 FPGA控制MAX125的采樣速率為64 ksample/s(2M/32=64 K)。由于發(fā)送板上的FPGA系統(tǒng)時(shí)鐘為16 MHz，所以需要對(duì)它進(jìn)行分頻以得到2 M的時(shí)鐘。最后，通過(guò)serial引腳輸出串行數(shù)據(jù)。

圖6中control模塊內(nèi)部含有一個(gè)狀態(tài)機(jī)，它依據(jù)AD的工作時(shí)序操縱MAX125進(jìn)行64 ksample/s的連續(xù)采樣。parellel2serial模塊則實(shí)現(xiàn)了對(duì)14 bit量化數(shù)據(jù)封裝成幀及并串轉(zhuǎn)換的功能，其中cntout輸入信號(hào)用于與control模塊之間進(jìn)行同步，以確保2 M時(shí)鐘對(duì)64 K時(shí)鐘的數(shù)據(jù)進(jìn)行鎖存。devider8模塊實(shí)現(xiàn)8分頻功能，向parallel2serial模塊提供2 M時(shí)鐘。

圖6 FPGA內(nèi)部AD控制和并串轉(zhuǎn)換原理框圖

3 上行通道同步數(shù)字接收電路

固定側(cè)FPGA內(nèi)的同步數(shù)字接收模塊用來(lái)取代低速紅外傳輸情形下的UART接口，它必須保證對(duì)2 Mbit/s的串行數(shù)據(jù)流進(jìn)行正確地位判別和接收，這也是整個(gè)系統(tǒng)實(shí)現(xiàn)的一個(gè)難點(diǎn)。本設(shè)計(jì)充分利用FPGA觸發(fā)器、組合邏輯、嵌入式存儲(chǔ)塊(M4K)豐富，構(gòu)建數(shù)字電路靈活，可反復(fù)配置的特點(diǎn)[6]，將整個(gè)同步接收電路放在一塊主時(shí)鐘為16 MHz的FPGA內(nèi)部實(shí)現(xiàn)，極大地節(jié)省了外設(shè)器件。各模塊在FPGA內(nèi)部的關(guān)系如圖7所示。

上行通道的主體部分包括位同步模塊[7]、幀同步模塊[8－9]、serial2parallel 模塊、control 模塊、雙端口RAM、緩沖FIFO以及PCI接口模塊。下行通道由PCI、雙端口RAM和control構(gòu)成(圖中用虛線框標(biāo)出)。

3．1 位同步和幀同步模塊

在數(shù)字通信系統(tǒng)中，常采用數(shù)字鎖相環(huán)(DPLL)來(lái)實(shí)現(xiàn)位同步時(shí)鐘的提取[10]。本方案中，在位同步模塊內(nèi)實(shí)現(xiàn)了一個(gè)基于超前滯后相位比較原理的2 M時(shí)鐘數(shù)字鎖相環(huán)。利用對(duì)系統(tǒng)時(shí)鐘進(jìn)行8分頻，可以得到一個(gè)與輸入碼元速率同頻的本地時(shí)鐘。通過(guò)與輸入碼元進(jìn)行相位比較，超前滯后比較器對(duì)本地時(shí)鐘產(chǎn)生添加或扣除一個(gè)時(shí)鐘脈沖的動(dòng)作，不斷調(diào)整本地時(shí)鐘的相位，直到與碼元相位誤差保持在一定范圍內(nèi)，從而進(jìn)入鎖定狀態(tài)。DPLL在完成對(duì)輸入碼流的同步鎖定后，便可以對(duì)每一個(gè)碼元的高低電平狀態(tài)進(jìn)行正確的判別;同時(shí)，DPLL恢復(fù)出的時(shí)鐘為后續(xù)的幀同步模塊、control模塊、serial2parallel模塊提供了基準(zhǔn)時(shí)鐘。

幀同步模塊則實(shí)現(xiàn)了自動(dòng)捕捉碼流中的同步碼字，使接收側(cè)獲得每一幀信號(hào)的起始位置以正確地對(duì)數(shù)據(jù)進(jìn)行分路緩存。由于幀同步字“E4”每隔32個(gè)位時(shí)鐘便出現(xiàn)一次，使得幀同步信號(hào)可以被周期地獲取，使本系統(tǒng)不易失鎖，具有穩(wěn)定的同步性能。

3．2 并串轉(zhuǎn)換及緩存模塊

在位同步時(shí)鐘和幀同步信號(hào)作用下，serial-parallel模塊實(shí)現(xiàn)了在串行數(shù)據(jù)流中提取出每一幀后兩字節(jié)有效載荷的功能，并在control模塊控制下采用乒乓方式按64 kHz同步時(shí)鐘的節(jié)拍將數(shù)據(jù)存入到深度為512、位寬為16 bit的雙端口RAM中。當(dāng)DPRAM有一半被寫(xiě)滿時(shí)，數(shù)據(jù)在control控制下對(duì)雙端口的另一半進(jìn)行寫(xiě)入;與此同時(shí)，開(kāi)啟req信號(hào)，允許PCI9054模塊以16 M頻率讀取剛被寫(xiě)滿的DPRAM中的數(shù)據(jù)，并將其寫(xiě)入到深度為1 024，寬度為32 bit的FIFO中。待FIFO半滿后，向PCI9054模塊發(fā)半滿中斷信號(hào)HF，PCI9054模塊向PCI總線請(qǐng)求一次長(zhǎng)度為512的32 bit DMA傳輸。在應(yīng)用程序中，再對(duì)獲得的這1 024個(gè)采集數(shù)據(jù)進(jìn)行通道區(qū)分和波形顯示和分析。

圖7中的LT1328是凌力爾特公司的一款支持FIR協(xié)議的紅外解碼芯片，SO8小外形封裝，靜態(tài)功耗極低，支持高達(dá)4 Mbit/s的通信速率，外加極少量的電容，就能將經(jīng)過(guò)PPM編碼或者NRZ編碼的光脈沖信號(hào)還原成反向的TTL電平輸出，可以與FPGA實(shí)現(xiàn)無(wú)縫連接，而不需要進(jìn)行電平轉(zhuǎn)換。實(shí)驗(yàn)觀察及結(jié)果表明，經(jīng)過(guò)LT1328轉(zhuǎn)換得到的TTL電平信號(hào)噪聲低，跳變沿陡峭，幅值穩(wěn)定，完全滿足DPLL對(duì)數(shù)字信號(hào)的要求。BPV22NF是推薦與LT1328搭配使用的紅外接收頭。

圖7 固定板上FPGA內(nèi)部各模塊連接關(guān)系

由于在光信號(hào)發(fā)射側(cè)，已將2 Mbit/s的數(shù)據(jù)信號(hào)按照NRZ形式編碼并反向輸出驅(qū)動(dòng)紅外發(fā)射管HSDL 4400。于是在接收側(cè)，經(jīng)過(guò)LT1328轉(zhuǎn)換后得到的信號(hào)就是數(shù)據(jù)原碼，可以直接使用。

4 實(shí)驗(yàn)結(jié)論

兩塊板上都選用ALTERA公司EP2C5Q208型FPGA作為控制器。在靜態(tài)實(shí)驗(yàn)中，用函數(shù)發(fā)生器產(chǎn)生的正弦波來(lái)模擬待測(cè)信號(hào)，利用FPGA內(nèi)部自帶的邏輯分析儀SignalTap對(duì)需要考察的信號(hào)進(jìn)行觀察。

從圖8中可以看到同步時(shí)鐘clk_bit的上升沿始終與輸入碼元保持同步，且當(dāng)串行碼流中出現(xiàn)“11100100”時(shí)(對(duì)應(yīng)圖8中框出的8個(gè)時(shí)鐘上升沿)，會(huì)產(chǎn)生幀同步信號(hào)clk_fra;而圖9則顯示temp信號(hào)準(zhǔn)確地鎖存了每幀后兩字節(jié)數(shù)據(jù)。隨后，這些數(shù)據(jù)會(huì)依次通過(guò)DPRAM、FIFO和PCI接口模塊傳遞給PC上的應(yīng)用程序以用來(lái)顯示和分析[11－12]。在實(shí)驗(yàn)中，只要DPLL進(jìn)入鎖定狀態(tài)，就會(huì)建立起穩(wěn)定的接收秩序，不會(huì)存在失鎖現(xiàn)象，直到停止數(shù)據(jù)采集。

圖8 檢出幀同步字“E4”

圖9 有效數(shù)據(jù)被正確鎖存

當(dāng)需要將控制數(shù)據(jù)傳遞給旋轉(zhuǎn)板作驅(qū)動(dòng)時(shí)，數(shù)據(jù)則沿著FPGA內(nèi)部的下行通道進(jìn)行傳輸，其過(guò)程與上行通道類似，只是在旋轉(zhuǎn)側(cè)FPGA中采用了更簡(jiǎn)單和適合小數(shù)據(jù)量傳輸?shù)念愃朴诖诘漠惒浇邮諜C(jī)制，在此就不贅述了。

5 結(jié)束語(yǔ)

本文基于 ALTERA公司CycloneⅡ系列芯片EP2C5Q208和紅外收發(fā)器件，以及成熟的PCI總線，采用光信號(hào)同步傳輸?shù)姆绞綄?shí)現(xiàn)了一種輕便、多路、快速、穩(wěn)定的同步雙向信號(hào)傳輸系統(tǒng)，滿足了對(duì)旋轉(zhuǎn)件上多路信號(hào)同步測(cè)量和雙向并行傳輸?shù)男枨螅疫m當(dāng)調(diào)整鎖相環(huán)的工作參數(shù)，可以使鎖定時(shí)鐘達(dá)到FIR協(xié)議規(guī)定的4 Mbit/s帶寬上限，因而在靜態(tài)或動(dòng)態(tài)條件下紅外通信應(yīng)用場(chǎng)合具有一定的參考價(jià)值。

[1]陳仁文．旋轉(zhuǎn)件非接觸信號(hào)傳輸中的通道特性研究[J]．傳感器技術(shù)，2003，22(10):9 －12．

[2]卞春江，張?zhí)旌辏囍緜ィ龋嫦蛐D(zhuǎn)構(gòu)件的高速數(shù)據(jù)采集系統(tǒng)[J]．傳感器技術(shù)，2004，23(11):53 －55．

[3]MAX125 Datasheet[R]．

[4]胡春華，石玉．?dāng)?shù)字鎖相環(huán)路原理與應(yīng)用[M]．上海:上海科技出版社，1990．

[5]韓紅霞，曹立華，劉帥師．基于FPGA的光纖通信系統(tǒng)中幀同步檢測(cè)設(shè)計(jì)[J]．電光與控制，2006，13(04):90 －92．

[6]任敏，龐杰，胡慶．CPLD與FPGA器件性能特點(diǎn)與應(yīng)用[J]．傳感技術(shù)學(xué)報(bào)，2002，15(02):165 －168．

[7]范寒柏，陶杰，王欣．一種基于VHDL語(yǔ)言的全數(shù)字鎖相環(huán)的實(shí)現(xiàn)[J]．電子技術(shù)應(yīng)用，2009，35(04):63 －65．

[8]張景悅，王明磊，王瑩．基于FPGA的數(shù)字復(fù)接系統(tǒng)幀同步器設(shè)計(jì)與實(shí)現(xiàn)[J]．國(guó)外電子元器件，2005，(5):4－6．

[9]王志，石江宏，周劍揚(yáng)，等．同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA實(shí)現(xiàn)[J]．電子技術(shù)應(yīng)用，2005，31(04):77 －80．

[10]江黎，鐘洪聲．一種全數(shù)字時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)與實(shí)現(xiàn)[J]．通信技術(shù)，2008，41(11):1 －3．

[11]溫世杰，魯冬杰，陳曉冬，等．基于FPGA的數(shù)字超聲內(nèi)窺鏡接收系統(tǒng)設(shè)計(jì)[J]．傳感技術(shù)學(xué)報(bào)，2008，21(08):1329 －1332．

[12]方志強(qiáng)，段發(fā)階，張玉貴，等．非接觸式高速旋轉(zhuǎn)葉片振動(dòng)測(cè)量新技術(shù)的研究[J]．傳感技術(shù)學(xué)報(bào)，2007，20(04):937 －940．