ESD保護柵結構20V N溝道溝槽VDMOSFET設計

殷允超，黃秋萍

（蘇州大學，江蘇 蘇州 215021）

1 引言

功率VDMOSFET 是將微電子技術和電力電子技術融合起來的新一代功率半導體器件。因其具有開關速度快、安全工作區寬、輸入阻抗高、負溫度系數、無二次擊穿等一系列優點，在高頻、中低功率領域得到廣泛應用。

對于低壓小電流VDMOSFET產品，隨著器件的單個尺寸越來越小、結構越來越復雜，由于各種原因導致的靜電釋放（ESD）現象變得越來越顯著。高靜電電壓會在單個器件中導致高電場和大電流密度，這些會使器件產生熱損傷或使絕緣體被破壞。據統計，在所有半導體器件的失效機制中，ESD失效幾乎占到10%[1]。

本文以20V N溝道溝槽VDMOSFET為例，提出了一種帶有ESD保護柵結構的VDMOSFET設計制造方法，并進行了測試數據分析。

2 溝槽VDMOSFET的理論模型

2.1 溝槽VDMOSFET的結構以及工作原理

溝槽VDMOS器件是在高阻外延層（N-）上采用平面自對準雙擴散工藝，利用硼磷（砷）兩次擴散差，在器件垂直方向上形成多子導電溝道，如圖1所示。當柵源電壓（VGS）大于器件的開啟電壓（VTH）時，垂直溝道表面形成強反型層，即電子溝道。在漏源電壓（VDS）的驅動下，源區電子經外延層漂移至襯底漏極；當VGS小于VTH，垂直方向上不存在導電溝道，漏極與源極之間形成一個反偏PN結[2]。耗盡層主要擴展在外延層一側，理論擊穿電壓值可以由外延的濃度和厚度決定。

2.2 ESD保護結構的理論實現

靜電放電是直接接觸或靜電場感應引起的兩個不同靜電勢的物體之間靜電荷的傳輸。人體或設備儀器都可能帶有極高的靜電，靜電電壓甚至高達幾千伏特以上，它幾乎可以損壞絕大部分半導體器件和集成電路[3]。

對于VDMOSFET來說，最容易被靜電損壞的是柵極（G）和源極（S）之間的柵氧層，通常的保護方法是在常規VDMOSFET的基礎上利用不同摻雜類型的多晶硅形成背靠背的多晶硅PN結，然后在柵極和源極之間把多個這樣的PN結串起來作為ESD的保護結構[4]，為了增加ESD保護的效果，有時也將電阻一起串聯，基本保護類型如圖2所示。

當發生ESD時，加在柵氧化層上的電壓可以由背靠背的多晶硅PN結來承受，因此器件不會發生介質擊穿。在此結構中，由于增加的通路中至少包含一對背靠背PN結，而PN結反向漏電較小，也就不會影響器件柵極和源極之間的絕緣性，但會增大柵極的漏電，這也是ESD保護型VDMOSFET的一個缺點。

3 20V N溝道溝槽VDMOSFET主要參數指標

本文的器件封裝形式為TSSOP-8，具體的參數要求如下：漏源擊穿電壓BVDSS>20V，柵源擊穿電壓BVGSS>±12V，持續電流ID=6A，額定功率PD=2W（TA=25℃），導通電阻（Rdson@Vgs=4.5V）＜20mΩ，閾值電壓VTH=0.6V～0.9V（典型值為0.75V）。

柵源之間的ESD水平為HBM標準下大于2.5kV。

4 設計實現

4.1 外延規格的確定

首先是確定外延層參數，外延層的電阻率由器件所承受的擊穿電壓來定。我們對體二極管進行單邊突變結近似，所以用公式（1）可計算出外延層的雜質濃度。

在這里BVds為器件擊穿電壓，ρ為電阻率，q為單位電荷1.60×10-19C，μ為外延層電子遷移率，在此取1 320cm2/V.S。由于設計為20V產品，我們取BVdss=23V，計算出NB=3.59×1016/cm3，ρ=0.132Ω.cm。

外延層厚度We由N+結深和Vds為擊穿電壓時的N+區和P區側的耗盡層寬度所決定[5]，即We=Xdn+Xdp+Xjn+。

這里ε0=8.85×10-14，εsi=11.7，BVdss=23V，q=1.6×10-19C，NB=3.59×1016/cm3，代入式（2）得：Xdn=0.91μm，此時可以確定溝槽深度需大于0.91，為保證余量，后續設計中取溝槽深度為1.1μm～1.3μm。

NA為P區表面的摻雜濃度，取NA=1×1016/cm3，帶入式（3）得出Xdp=1.73μm。

對于Xjn+我們采用As注入，取Xjn+=0.35 μm。于是We=0.91μm+1.73μm+0.35μm=2.99μm。由于制造工藝中有場氧化環節，以場氧化0.7μm計算，需要腐蝕掉約0.35μm的外延，為保險起見，該產品外延厚度取3.5μm。最終確定的外延規格為濃度0.132Ω.cm、厚度為3.5μm。

4.2 終端結構設計

本設計中，我們采用了場板、多晶硅場限環和截止環的復合終端結構，場限環由溝槽型浮置多晶硅構成，截止環也采用溝槽型內填多晶硅設計。這種設計不但可以有效提高器件的耐壓，還可以減少光刻版的數量，節省了成本[6]。具體的設計示意圖如圖3所示。其中上方深色部分為金屬，中間色部分為多晶，下方淺色部分為氧化層。

4.3 ESD保護結構的設計

設計ESD保護結構，首先我們應該確定多晶硅二極管對的數量。由于每對多晶硅二極管所能承受的電壓約為4V～6V，而該產品希望得到12V以上的BVgss，所以本設計基于普通VDMOSFET的基礎，在柵極區制作三對背靠背的多晶PN結，這三對PN結串起來并聯在VDMOSFET的柵極和源極之間，起到保護柵氧化層的目的。

具體的實現方法為在柵極區淀積摻有N型雜質磷的多晶硅，并且間斷性地注入P型雜質硼形成PN結。通過改變硼的注入劑量以及退火溫度和時間，選擇合適的多晶硅面積，就可以調整ESD保護的能力。圖4為本設計中柵極區的剖面示意圖。

4.4 版圖設計

版圖設計時，要盡量減小芯片面積和多晶硅柵的輸入電阻。本設計中采用長方形的設計，其中單胞尺寸（pitch）設計為1μm；為保證柵極多晶硅注入的面積余量，柵極區大小為220μm×220μm。整個芯片的面積為700μm×1 100μm（包含60μm的劃片道），包含的單胞數量約為58.2萬個。整體版圖如圖5所示。

4.5 工藝流程設計

在集成電路的加工工藝中，光刻版的數量直接決定了加工成本，本設計中使用特殊的流程將光刻版的數量壓縮為6層，分別為有源區（Active）、溝槽（Trench）、多晶（Poly）、源極注入（N+）、孔（Contact）和金屬（Metal）。主要的工藝流程如下：

場氧化→有源區曝光（光刻版1）→顯影→濕法腐蝕→去膠→TEOS淀積→增密→溝槽曝光（光刻版2）→顯影→TEOS腐蝕→去膠→溝槽腐蝕→犧牲氧化→濕法腐蝕→柵氧→ESD-poly 淀積→原位摻雜/退火→ESD-poly 硼注入→多晶曝光（光刻版3）→顯影→多晶腐蝕→去膠→硼注入→P-Well推阱→N+曝光（光刻版4）→砷注入 →退火→BPSG淀積→回流→孔曝光（光刻版5）→顯影→ANISO孔腐蝕→去膠→二氟化硼（BF2）注入+→硼注入→BPSG回流→鈦/氮化鈦（Ti/TiN）→快速熱退火（RTA）→鎢填充→金屬（AlSiCu）→金屬曝光（光刻版6）→金屬腐蝕→合金→晶圓背面減薄→背金（鈦鎳銀）。

4.6 晶圓片CP數據以及分析

在分片單中，主要對溝槽深度、柵氧化層厚度、P阱注入能力和劑量、ESD-poly的注入等條件進行分片，具體的分片單以及CP測試結果如表1（其中△代表基本條件，▲代表分片條件，每種條件2片，偶數片號省略）。

由測試結果可以看出：

（1）溝槽深度分片：溝槽越深，BVDSS值越低，相應導通電阻也越低。這是因為VDMOSFET的擊穿點一般在溝槽的底部，溝槽越深，相當于外延的厚度降低，擊穿電壓也低，導通電阻也跟著變小。

（2）柵氧化層分片：柵氧越厚，VTH的值會越大。這是因為柵氧越厚，溝道（耗盡層）就越難形成。

（3）P阱分片：P阱注入劑量越大，VTH會越高。這是因為P阱注入劑量增加時P阱的電荷量增加，即溝道表面濃度增加，溝道（耗盡層）也就越難形成。

（4）ESD-poly注入分片：多晶注入劑量越大，相應的柵源之間的漏電越小。這是ESD保護結構的多晶PN結漏電變小所致。

對比設計要求，我們可以確定的條件為：溝槽1.3μm，柵氧厚度20nm，P阱注入劑量每增加1×1012，VTH增加0.6V，為了確定其他條件，我們選擇1#、9#進行封裝，待成品測試后再決定。

5 晶圓封裝以及成品測試分析

5.1 器件的封裝形式

封裝采用TSSOP-8形式，打線方案為：42 μm的銅絲、柵極1根、源極5根。內部打線以及外觀圖如圖6、圖7所示。

5.2 直流以及ESD測試

接下來我們對成品進行測試，BVdss、VTH、VFSD以及漏電均未有明顯改變。而Rdson會增加封裝寄生電阻，如1#Rdson具體值為：16.3mΩ @Vgs=4.5V；封裝測試的良率：1# 為96.4% 、9#為 95.8%；ESD的測試值為1# 2.8kV HBM、9# 2.3kV HBM。最終我們選擇1# 微調P阱劑量到1.3×1013作為最終條件。

6 結論

本文通過理論計算、仿真等工具給出了ESD保護型20V N溝道溝槽VDMOSFET的結構、外延及版圖，并通過實際的流片、封裝得到了最佳的工藝條件。

［1］R G Wangner, J Soden, C F Hawkins. Extent and cost of EOS/ESD damage in an IC manufacturing process[C].In：Proc.15th EOS/ESD Symposium,1993. 49-55.

［2］閆冬梅，張雯.50V/40mΩ VDMOSFET單胞尺寸的最佳設計[J].微處理機，2004, 2:5.

［3］李澤宏，易黎，張磊.多晶硅ESD結構保護的垂直雙擴散金屬氧化物半導體功率器件，中國專利，200610022264.2[P].2007-5-16.

［4］沈偉星.低壓功率溝槽MOSFET的設計與研究[D].碩士學位論文.上海大學.68.2006.

［5］王蓉，李德昌.低壓功率VDMOS的結構設計研究[J].電子科技，2010，23（4）: 33-34.

［6］朱袁正，秦旭光.一種深溝槽大功率MOS器件及其制造方法，中國專利.200710302461.4[P].2008-7-2.