流水線模數(shù)轉(zhuǎn)換器研究現(xiàn)狀

陳 飚，姜思曉，周 潔，張 鍵，須自明, 陳珍海

（1.中國電子科技集團公司第20研究所，西安 710068；2.中國電子技術(shù)標(biāo)準(zhǔn)化研究所，北京 100007；3.無錫職業(yè)技術(shù)學(xué)院，江蘇 無錫 214000；4、中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 引言

無線通信、高速測量儀器、數(shù)字雷達(dá)等應(yīng)用系統(tǒng)對ADC提出了高速度、高精度、大動態(tài)范圍、寬輸入信號帶寬、低功耗等指標(biāo)要求，使得系統(tǒng)對高性能ADC產(chǎn)品的需求日益突出。目前，適用于上述應(yīng)用場合的ADC實現(xiàn)方式為流水線結(jié)構(gòu)[1-2]。然而，傳統(tǒng)的基于運算放大器的開關(guān)電容結(jié)構(gòu)流水線ADC對模擬電路和工藝要求特別高，并且其功耗水平居高不下。為降低流水線ADC對于工藝的苛刻要求，特別是讓其能在納米級CMOS工藝條件下實現(xiàn)，國內(nèi)外各大科研機構(gòu)和IC供應(yīng)商均投入大量的人力物力開展相關(guān)技術(shù)的研究，近年來已發(fā)布了非常多的研究成果。

本文首先介紹了流水線ADC的基本原理、其次介紹了基于運算放大器（OTA）的開關(guān)電容實現(xiàn)技術(shù)及其在納米級CMOS工藝條件下實現(xiàn)的主要限制，最后介紹了國際上的一些最新研究進展。

2 基本流水線ADC

基本流水線結(jié)構(gòu)ADC由多級流水線構(gòu)成，每一級都包含采樣保持電路、低分辨率的子模數(shù)轉(zhuǎn)換器、子數(shù)模轉(zhuǎn)換器電路、余量和增益電路（最后一級電路沒有子DAC）。圖1所示為流水線結(jié)構(gòu)ADC的典型系統(tǒng)結(jié)構(gòu)圖[3]。

圖1 流水線ADC典型結(jié)構(gòu)圖

流水線ADC由時鐘產(chǎn)生電路、延時對準(zhǔn)寄存器陣列、數(shù)字校正電路、輸入SHA、n級子級轉(zhuǎn)換電路和Flash ADC電路構(gòu)成。整個流水線ADC的工作受兩相不交疊時鐘ΦS和Φf控制，而兩相不交疊時鐘由外部輸入時鐘clk經(jīng)時鐘產(chǎn)生電路產(chǎn)生得到，其中，ΦS對應(yīng)采樣相，Φf對應(yīng)放大相，圖1中SHA和Stage 1~Stage n的時鐘ΦS和Φf的排序就代表各級電路之間的工作狀態(tài)對應(yīng)關(guān)系。

圖1中流水線ADC的工作過程如下：SHA在其采樣相對輸入信號進行采樣，然后在保持相向Stage 1輸出，即作為Stage 1的輸入電壓Vi；Stage 1中的S/H電路對Vi進行采樣和保持，同時subADC對Vi信號進行量化編碼，所得到的k1-bit轉(zhuǎn)換結(jié)果不僅作為本級轉(zhuǎn)換結(jié)果輸出到延遲對準(zhǔn)寄存器陣列，同時也作為subDAC的數(shù)字輸入以產(chǎn)生對Vi的估計值，模擬減法電路實現(xiàn)Vi與subDAC產(chǎn)生的估計值相減，得到余差信號，在放大相此余差信號通過放大器放大2k1-1倍后，作為本級模擬輸出Vo向Stage 2輸出；Stage 1～Stage n的電路結(jié)構(gòu)和工作過程與Stage 1相似，只是其中的subADC和subDAC為k2-bit～kn-bit而余差放大倍數(shù)為2k2-1～2kn-1；Stage n的模擬輸出送到kn+1-bit的Flash ADC，實現(xiàn)最后一級轉(zhuǎn)換，F(xiàn)lash ADC的轉(zhuǎn)換結(jié)果也輸出到延遲對準(zhǔn)寄存器陣列。由于流水線ADC對模擬信號的逐級串行流水處理，對應(yīng)于同一個模擬輸入的各級電路的數(shù)字轉(zhuǎn)換輸出逐級延遲，這樣使得對應(yīng)于同一個模擬輸入的各級電路數(shù)字輸出能在時序上對齊后輸出。

流水線結(jié)構(gòu)的最大優(yōu)勢在于速度、精度、功耗等方面很好的平衡，而且可以工作在更低的電壓條件下。與其他結(jié)構(gòu)的高速ADC相比流水線結(jié)構(gòu)主要的不同之處在于：（1）流水線結(jié)構(gòu)每一級均有采樣保持電路，所以各級可以同步處理，提高數(shù)據(jù)輸出的效率。（2）級間放大器的增益大于1，后級的非線性效應(yīng)會被前級的增益所衰減，降低后極電路的要求以進一步優(yōu)化功耗和面積。（3）數(shù)字校正算法和冗余自校正技術(shù)可以把電路非理想因素對線性的影響減到最小，放寬對比較器失調(diào)的要求，可以采用動態(tài)比較器減小功耗。

從整個轉(zhuǎn)換過程來看，流水線工作方式可以看作是串行的，但就每一步轉(zhuǎn)換來看是并行工作的。因而總的最大轉(zhuǎn)換速率取決于單級電路的最大速度，而且總的轉(zhuǎn)換速率與流水線結(jié)構(gòu)的級數(shù)沒有關(guān)系。流水線型結(jié)構(gòu)在所有這些改進的結(jié)構(gòu)中對于精度、速度和功耗等性能指標(biāo)的折中具有最大的自由度，因而在高速高精度領(lǐng)域獲得了最廣泛的應(yīng)用。

3 開關(guān)電容流水線ADC及其性能限制

3.1 基于OTA的開關(guān)電容流水線ADC實現(xiàn)技術(shù)

目前國內(nèi)外比較成熟的實現(xiàn)高速高精度流水線ADC 的技術(shù)是基于高增益和帶寬OTA的開關(guān)電容電路技術(shù)。典型的ADC子級電路如圖2所示。ADC子級電路通常采用差分形式實現(xiàn)，為簡單起見只給出了單端實現(xiàn)的原理圖。

可以看出子級電路由模擬開關(guān)、電容和運算放大器（OTA）構(gòu)成，其中Cs為采樣電容，CF為反饋電容，Vin為模擬輸入，Vres為模擬輸出，ΦS和Φf為兩相不交疊時鐘，分別控制電路工作于采樣和放大相；運算放大器為了提供足夠高的增益通常采用增益自舉的兩級運放結(jié)構(gòu)。

在采樣相ΦS時，采樣電容Cs的左極板接輸入信號Vin，采樣電容Cs的右極板接地，信號Vin被采樣到采樣電容Cs上，同時運算放大器的輸出接地；在放大相Φf時，采樣電容Cs的左極板接一組DAC開關(guān)控制信號，控制Cs的底板在Φf相時選擇哪種參考電壓，采樣電容Cs的右極板連接到反饋電容CF的一端，反饋電容CF的另一端連接到運算放大器的輸出端形成一個負(fù)反饋，采樣電容Cs上所存儲的經(jīng)過DAC加減的余量信號就會被轉(zhuǎn)移到反饋電容CF上，同時按一定的比例被放大得到本級處理之后的余量信號Vres。

圖2 典型開關(guān)電容ADC子級電路

目前該技術(shù)已經(jīng)非常成熟，采用該技術(shù)實現(xiàn)的精度達(dá)14～16位、采樣速度超過100MHz、SFDR超高90dB的中頻采樣流水線ADC報道已經(jīng)很多。如ADI公司的Ahmed M. A. Ali等人早在2006年就發(fā)布了一種10MHz輸入條件下SFDR達(dá)100dB的14位125MSPS中頻采樣流水線ADC[4]；2010年他們又發(fā)布了一種16位250MSPS中頻采樣流水線ADC，該ADC在250MHz全速采樣條件下對于10MHz輸入信號SFDR同樣達(dá)100dB[5]， ADI公司的Siddharth Devarajan等人還在2009年發(fā)布了一種采用CMOS工藝實現(xiàn)的16位125MSPS中頻采樣流水線ADC，該ADC在125MHz全速采樣條件下對于30MHz輸入信號SFDR達(dá)96dB[6]。

3.2 工藝縮減對開關(guān)電容流水線ADC性能的限制

隨著CMOS工藝技術(shù)特征尺寸不斷縮減，高信噪比（SNR）模擬電路的實現(xiàn)卻越來越困難[7]。一個全差分采樣保持電路的信噪比為：

其中，C為采樣電容，Vpp為輸入差分正弦信號的最大幅值，k為波爾茲曼常數(shù)，T為絕對溫度。由于SNR與輸入信號的最大幅值的平方成正比，對于較低的電源電壓，當(dāng)輸入信號擺幅減小時，為達(dá)到相同的信噪比必須增大采樣電容。這樣一來，要達(dá)到相同的處理速度就必須增加電路的功耗；而要保持相同的功耗，就會降低電路的輸入帶寬和處理速度。

開關(guān)電容流水線結(jié)構(gòu)ADC需要使用大量的高增益、寬帶寬OTA來保證電路的精度。而在納米級CMOS工藝條件下實現(xiàn)該種高性能OTA將會是非常困難的。首先是低電源電壓的限制。圖3為傳統(tǒng)開關(guān)電容流水線ADC經(jīng)常使用的增益自舉（Gainboost）折疊式共源共柵運算放大器。為達(dá)到所需要的高增益，采用4個MOS管堆棧起來的共源共柵結(jié)構(gòu)是必須的；并且為達(dá)到足夠的帶寬，輔助的增益自舉運放也是必須的。

圖3 增益自舉折疊式共源共柵運算放大器

為使MOS管工作在飽和區(qū)，它的漏源電壓Vds的最小值為Veff（=Vgs-VT），而通常Veff的取值為0.15V~0.2V，這樣OTA輸出信號的擺幅為Vsw=Vdd-4Veff≈Vdd-0.7V。對于納米級CMOS工藝，如果我們選擇電源電壓Vdd=1V，那么信號擺幅僅為0.3V，對于許多運用來說，0.3V的信號擺幅實在太少。因此低電壓條件下該類高帶寬高增益OTA的設(shè)計是有瓶頸限制的。

除電源電壓以外，該類OTA實現(xiàn)的另外一個限制是MOS管的漏極輸出電阻隨工藝尺寸的縮減而減小。圖4為幾種工藝條件下MOS管的本征跨導(dǎo)Gi隨電源電壓VA以及漏源電壓Vds變化的曲線[8]?？梢钥闯?，90nm條件下NMOS管的本征跨導(dǎo)Gi僅為0.35μ m條件下的三分之一。

圖4 幾種工藝條件下MOS管的本征跨導(dǎo)對比

因此，在納米級CMOS工藝條件下若采用3.1節(jié)所述的基本開關(guān)電容技術(shù)來實現(xiàn)高速高精度的流水ADC將會非常困難，原因就在于高增益帶寬OTA難以實現(xiàn)。而要克服基本開關(guān)電容結(jié)構(gòu)ADC的性能限制，最直接的方法就是采用其他技術(shù)降低運算放大器增益和帶寬要求或者徹底不使用這種高增益和超寬帶寬的OTA。

4 流水線ADC研究最新進展

由于基于OTA的開關(guān)電容技術(shù)對于工藝的苛刻要求以及功耗方面的瓶頸限制，近年來國內(nèi)外很多研究機構(gòu)針對該問題進行研究，提出了許多流水線ADC實現(xiàn)的新技術(shù)和改進措施，其中基本方向可以分為幾大類：

（1）數(shù)字校準(zhǔn)輔助的開關(guān)電容技術(shù)，通過采用數(shù)字技術(shù)進行糾錯補償以降低開關(guān)電容技術(shù)中OTA的增益要求[9]；

（2）采用基于比較器的新結(jié)構(gòu)開關(guān)電容技術(shù)[10]，省略O(shè)TA的使用，最大限度降低了ADC功耗。

4.1 數(shù)字輔助的開關(guān)電容技術(shù)

數(shù)字輔助模擬集成電路的研究是目前國際CMOS集成電路研究領(lǐng)域最活躍的課題之一。集成電路工藝不斷進步，特征尺寸越來越小，電源電壓越來越低，MOS晶體管的本征增益隨之降低，模擬電路可工作的電壓空間越來越小，共源共柵這樣的結(jié)構(gòu)已經(jīng)難以在很低的電壓下應(yīng)用了，模擬電路的設(shè)計受到了前所未有的挑戰(zhàn)。與此相反，數(shù)字集成電路從工藝進步中獲得的好處是顯而易見的，數(shù)字電路的性能指數(shù)提高。因此在設(shè)計高性能模擬電路時，可以另辟蹊徑，利用性能越來越強大的數(shù)字電路對模擬電路設(shè)計中存在的誤差進行校準(zhǔn)。

基于開關(guān)電容技術(shù)的流水線結(jié)構(gòu)ADC需要使用大量的高增益、寬帶寬運算放大器來保證電路的精度和速度。通過應(yīng)用新穎數(shù)字算法進行糾錯補償可以降低OTA的高增益要求，并且在先進工藝條件下高帶寬低增益運放的實現(xiàn)還是相對容易的。2006年，Peter Bogner、Franz Kuttner和Claus Kropf 等人在ISSCC上發(fā)表了一種使用0.13 μm CMOS工藝實現(xiàn)的功耗僅為224mW的14-bit 100MSPS 流水線ADC[9]。

該ADC通過內(nèi)建的新穎數(shù)字算法對OTA低增益所帶來的誤差進行校準(zhǔn)。整個電路一共5級，該ADC在傳統(tǒng)結(jié)構(gòu)的基礎(chǔ)上加入了一個糾錯RAM電路，該RAM根據(jù)ADC的輸出信號以及片上產(chǎn)生的一個“偽隨機”序列（Pseudo Random Sequence）對ADC前兩級子級電路進行糾錯。該ADC采用130nm CMOS工藝進行設(shè)計，工作電源電壓僅為1.5V。ADC電路實現(xiàn)仍然采用開關(guān)電容電路，但是所使用的OTA的增益僅為44dB，有效克服了納米級CMOS工藝條件下寬帶寬、高增益OTA設(shè)計困難帶來的限制。

圖5 基于數(shù)字校準(zhǔn)技術(shù)的流水線ADC結(jié)構(gòu)框圖

4.2 基于比較器的開關(guān)電容技術(shù)

基于比較器的開關(guān)電容技術(shù)就是近幾年提出的一種省去OTA使用的一種開關(guān)電容電路技術(shù)?；贠TA的開關(guān)電容電路的電壓傳輸和處理精度主要通過保證OTA輸入端和輸出端的“虛地”來實現(xiàn)；基于比較器的開關(guān)電容技術(shù)則通過使用真正的電源“地”而不是使用OTA的“虛地”，實現(xiàn)開關(guān)電容電路。該技術(shù)同樣可以用于實現(xiàn)流水線ADC。2006年MIT的T. Sepke、J. K. Fiorenza和 C. G. Sodini等人提出了一種基于比較器控制電流源的流水線ADC結(jié)構(gòu)，通過使用比較器控制電流源的方式實現(xiàn)真正電源“地”的使用[10]。使用該技術(shù)的一種10-bit速度達(dá)8MSPS的流水線ADC已經(jīng)實現(xiàn)，整個電路的功耗僅為2.5mW。

圖6所示即為基于比較器的1.5位/級開關(guān)電容流水線ADC電路的具體實現(xiàn)。電路基本結(jié)構(gòu)和基于OTA的開關(guān)電容電路類似，不同之處在于采用比較器控制的電流源代替OTA。在采樣相Φ1時，電路工作和基于OTA的開關(guān)電容電路類似，電容C1a和C1b的左極板接輸入信號Vin，右極板接交流地，信號Vin被采樣到電容C1a和C1b上；在放大相Φ2時（如圖7所示），電路首先控制E2打開電流源I2，Vo電壓被拉到地，這會將X點電壓Vx拉低到交流地（Vcm）以下，隨后電路控制E1打開電流源I1，同時電容C1a的左極板接將會連接到加減基準(zhǔn)電壓，然后Vo電壓被慢慢抬高，同時將X點電壓Vx慢慢抬升直到其電壓大于交流地（Vcm），此時比較器的狀態(tài)發(fā)生翻轉(zhuǎn)，放大相電荷轉(zhuǎn)移過程結(jié)束，比較器的狀態(tài)保持直到時鐘相位改變，放大相結(jié)束。

比較器控制電流源的方式完全類似于一個運算放大器。由于比較器的工作電壓可以非常低，該結(jié)構(gòu)ADC可以工作在0.5V電源電壓以下。因此，采用該技術(shù)可以極大降低ADC電路功耗，同時適合于在納米級CMOS工藝條件下實現(xiàn)。

圖6 基于比較器的開關(guān)電容電路實現(xiàn)

圖7 放大相工作原理

5 總結(jié)

基于OTA的開關(guān)電容技術(shù)由于需要使用高增益寬帶寬OTA來保證流水線ADC的速度和精度，因此該類ADC對模擬電路和工藝要求特別高，難以在納米級CMOS工藝條件下實現(xiàn)；并且相同精度和工藝條件下其功耗水平隨速度提高而顯著提高，功耗限制非常突出。

目前國內(nèi)外各研究機構(gòu)已經(jīng)提出了多種改進措施，主要有：數(shù)字校準(zhǔn)輔助的開關(guān)電容技術(shù)、開環(huán)運放技術(shù)、基于比較器的開關(guān)電容技術(shù)。數(shù)字校準(zhǔn)輔助的開關(guān)電容技術(shù)通過數(shù)字校準(zhǔn)技術(shù)降低OTA的增益，從而使得ADC可以在納米級CMOS條件下實現(xiàn)；基于比較器的開關(guān)電容技術(shù)則直接省略O(shè)TA的使用，使得ADC可以非常容易地在納米級CMOS條件下實現(xiàn)，同時最大限度降低了功耗。

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