基于FPGA的AIS中頻收發信機設計及實現*

(中國西南電子技術研究所，成都 610036)

1 引 言

船舶自動識別系統(AIS)是由國際海事組織(IMO)、國際助航設備和航標協會(IALA)以及國際電信聯盟(ITU-R)共同提出的技術標準，可用于船舶避碰、水上智能交通管理及海域監視等領域。AIS設備主要有Class A、Class B船載應答機和AIS基站、航標燈等。目前，AIS設備在歐美國家已廣泛使用，我國及東南亞地區正處于推廣安裝階段。

AIS收發信機是AIS硬件設備的主要組成部分，由工作于海事VHF頻段的一路TDMA發射機、兩路TDMA接收機組成，它的實現是AIS物理層的關鍵技術之一。目前，市場上銷售的AIS設備中，該收發信機終端部分的功能由專用芯片(如英國CML公司的CMX910和CMX589等)在零中頻實現，它與射頻部分之間為基帶接口。這樣的設備結構形式不利于設備的功能擴展及改進，不利于終端模塊的單獨測試。另外，由于海事AIS屬于專業市場，市場容量相對有限，對AIS專用芯片的市場需求量不大，因此CML公司已逐漸減少CMX910等芯片的生產，這使得有必要研制該類芯片的替代品。隨著軟件無線電理論的發展成熟和高性能A/D、D/A器件及FPGA價格的大幅降低，該收發信機的中頻數字化低成本實現成為可能。

根據AIS的物理層協議，本文首先分析了AIS中頻收發信機的信號處理原理，然后論述了基于FPGA的AIS中頻收發信機的硬件組成、軟件流程和具體實施方案，以實現一路TDMA突發中頻信號的發射和兩路TDMA突發中頻信號的并行接收。

2 相關理論分析

2.1 AIS物理層結構

AIS是以自組織時分多址(SOTDMA)協議為核心技術的TDMA通信系統，工作于半雙工方式。AIS使用的物理信道為海事VHF87(161.975 MHz)、88頻道(162.025 MHz)，該信道在時間上被劃分成固定長度的時隙(SLOT)，一分鐘為一幀(FRAME)，一幀包含2 250個時隙，每個時隙長26.67 ms，時隙的劃分是以GPS的秒脈沖為基準的。本地組網的各AIS設備在SOTDMA協議所預約的時隙內，交替使用海事VHF87、88頻道發射自己的信息包(Packet)，而在其余時隙則在這兩個頻道上同時靜默接收其它船舶發送的信息包[1]。

AIS中頻收發信機使用BbTS=0.3或0.5的GMSK調制方式，數據編碼方式為不歸零倒置(NRZI)碼，碼速率為9.6 kbit/s，而且工作于突發模式；AIS有效數據按HDLC協議組包，一個發射時隙內的AIS信息包最多含248 bit，其組成如圖1所示。

訓練序列24 bit起始標志8 bitAIS有效數據168 bit幀校驗序列16 bit終止標志8 bit緩沖24 bit

訓練序列為24 bit的01交替序列；起始、結束標志為8 bit的01111110；幀校驗序列(FCS)使用CRC-CCITT-16格式，其生成多項式為x16+x12+x5+1=0x8408。

2.2 GMSK信號分析

2.2.1GMSK信號的數學描述

假設原始的輸入基帶數據流{dk}為雙極性(+1或-1)的二進制NRZ信號，傳輸速率為fs=1/Ts，Ts為符號周期。經差分編碼并取反后，得到待發送的基帶數據流{ak}。

GMSK調制所用高斯低通濾波器的傳輸函數為

H(f)=exp(-α2f2)

(1)

式中，α是與濾波器3 dB帶寬Bb有關的一個系數，α=(ln2/2)1/2/Bb。H(f)對應的沖激響應為

(2)

a(t)經過預調制高斯濾波器賦形后，得到：

(3)

式中,g(t)為高斯低通濾波器的矩形脈沖響應。當BbTs=0.3、0.5時，g(t)波形能量主要集中在±2.5Ts的范圍內[2]，故可將g(t)截斷為5Ts寬度。

GMSK信號是用頻率來傳遞信息的2FSK信號的特例[3]，可表示為

S(t)=cos[ωCt+φ(t)]

(4)

式中，kTS≤t<(k+1)TS；ωC=2πfC，fC是載波頻率；φ(t)為瞬時相位，

(5)

由式(5)可知，高斯濾波賦形后的相位積分使得GMSK信號具有連續平滑的相位軌跡，從而改善了其頻譜特性，降低了帶外輻射。但由于高斯低通濾波器的沖激響應h(t)在時域上是無限擴展的，雙極性碼元序列{ak}通過高斯低通濾波器后產生拖尾現象，相鄰脈沖之間有重迭，導致g(t)在時域上也是無限擴展的，因此GMSK信號中存在由于高斯低通濾波引入的碼間串擾[4]。

為了實現中頻數字化的調制、差分解調(DPD)，需要把文中所述的各公式轉化為離散形式。在此過程中，除按采樣定理完成各信號的離散化之外，還要把公式中的積分轉化為合適的數值積分。

2.2.2GMSK調制及上變頻

按式(5)計算得到φ(t)后，令SI(t)=cosφ(t)，SQ(t)=sinφ(t)，再按式(6)計算，可得到發GMSK中頻信號為

S(t)=SI(t)cos(ωCt)-SQ(t)sin(ωCt)

(6)

2.2.3下變頻

經過存在視距傳播途徑的VHF無線信道傳輸后，接收機前端輸出的GMSK中頻信號可表示為

R(t)=cos[(ωc+Δω)×t+φ′(t)]+n(t)=

(7)

式中，Δω為由于多普勒頻移、收發端載頻的固有頻差和相位噪聲等原因導致的收發端載頻頻差；φ′(t)為收GMSK中頻信號的瞬時相位；n(t)為帶限后的高斯白噪聲。

多普勒頻移是收發端載頻頻差Δω的主要組成部分。由于海事船舶、基站之間的相對移動而產生的最大多普勒頻移Δf可表示為

(8)

式中，v為相對移動速度，C為真空中的光速，f為工作載頻。在海事應用中，當v=120 km/h、f=162 MHz時，Δf<200 Hz。

2.2.42bit差分解調

2 bit DPD的性能比1 bit的好[5]。令相隔兩個符號周期的收GMSK中頻信號瞬時相位變化量為Δφ′(t)，且判決分量

(9)

Δ經過低通濾波后可得到d′(t)，而且：

d′(t)=cos[Δφ′(t)]=cos[φ′(t)-φ′(t-2Ts)]

(10)

當位同步鐘恢復后，在t=kTS時刻，

(11)

式中，πG/2為碼間串擾[2]。當BbTS=0.3、0.5時，πG/2≤π/8，式(11)可簡化為

(12)

3 設計實現

3.1 硬件設計

整機經指標論證和低成本設計的考慮，確定發中頻信號的載頻為48 MHz、收中頻信號的載頻為38.4 MHz。根據帶通采樣定理，可確定收中頻信號的采樣率；為保證GMSK基帶賦形時的波形準確度和位同步鐘的提取精度，可將基帶信號的采樣率定為符號速率的20～32倍。上述采樣率的選取，對數字信號處理器件的高速運算性能提出了一定的要求。

AIS中頻發信機主要由FPGA和AD9767、U2793B組成，后兩者組成正交調制電路。而AIS中頻收信機主要由FPGA和AD9244組成，其中FPGA完成主要的信號處理功能。與DSP或ARM相比，FPGA更適合于并行的定點算法實現。本設計中的FPGA選用Xilinx公司專用于低成本信號處理的XC3S-3400A，可穩定工作在250 MHz時鐘下，完全能夠滿足本設計的要求。

根據收中頻信號的動態范圍(-10±15 dBm) 和采樣率,選擇14位、最大工作速率為65 MSPS的AD9244為 A/D變換器。

為減小I、Q通道的幅度和相位不一致性，選用雙通道的AD9767。AD9767為14位、最大工作速率為125 MSPS的TxDAC+類型的D/A變換器，它將數字形式的基帶I、Q信號轉變為模擬形式，送給U2793B進行正交調制，U2793B的本振工作范圍為30～300 MHz。

3.2 AIS中頻發信機

3.2.1實現方案

送入AIS中頻發信機的基帶數據，在SOTDMA協議預約的時隙內，形成突發GMSK中頻信號。該發信機的實現結構如圖2所示，其中虛線框內的部分在FPGA中實現。

圖2 AIS中頻發信機的實現結構

產生GMSK中頻信號的關鍵點之一，在于高斯低通濾波器的實現。在本設計中，BbTS的取值為0.3或0.5，高斯低通濾波器使用FIR逼近的方式實現。

圖2中的FM基帶調制由DDS調制器實現，它將高斯賦形濾波器的輸出作為自己的頻率控制字進行相位累加，生成瞬時相位φ(t)。

3.2.2軟件流程

突發GMSK信號的發射流程如圖3所示。整個發射過程可以分成3個部分：開始時，待發送的基帶數據經數據分段、差分編碼和HDLC組包后，形成一個突發數據包，然后進入循環等待狀態；當預約的發射時隙到來時，讓該突發數據包通過高斯賦形濾波、DDS調制后形成瞬時相位φ(t)；最后，根據φ(t)查sin表，得到GMSK基帶信號的同相、正交分量，并經多級內插及濾波后，以數字的方式并行輸出。上述的整個過程由FPGA程序來處理。

圖3 突發GMSK信號的發射流程

3.3 AIS中頻收信機

3.3.1實現方案

AIS中頻收信機中有兩路并行的接收通道。接收的GMSK中頻信號經帶通采樣后，送往FPGA進行前導字檢測、數字解調等處理，其中一路接收通道的實現結構如圖4所示。

圖4 AIS中頻收信機的實現結構

在按式(10)計算得到的d′(t)中，含有位同步鐘的頻率分量，可用經典的早-遲門積分環提取[7]，其環路結構如圖5所示。

圖5 早-遲門位同步環

為保證所提取的位同步鐘的精度，并考慮到環路的鎖定時間應小于訓練序列中8 bit的持續時間，d′(t)的采樣率可取為符號速率的20倍左右。

在突發GMSK信號的接收過程中，需要確定AIS信息包的起始位置(即前導字的位置)，以便從中提取有效的AIS數據。將差分解調后的信號d′(t)與本地的同步序列進行相關，根據相關峰的位置，可確定AIS信息包的起始位置。如果本地的同步序列僅由訓練序列構成，則相關峰中存在凹點，影響相關峰的位置判決；而將訓練序列加上起始標志作為本地的同步序列參與相關運算，可得到無凹點的相關峰。

3.3.2軟件流程

突發GMSK信號的接收流程如圖6所示。整個接收過程可以分成3部分：開始時，接收機處于信號偵收狀態，通過相關計算檢測是否有突發GMSK信號到達；當檢測到突發GMSK信號并且相關峰超過門限值時，啟動位同步提取、差分解調程序，同時記錄此時的時隙標簽號；然后對解調得到的數據進行CRC校驗，如果結果正確則進行HDLC解包并加時隙標簽后輸出，反之則丟棄該數據包。上述的整個過程也由FPGA程序來處理。

圖6 突發GMSK信號的接收流程

4 實驗與分析

研制出的AIS中頻收發信機如圖7所示。用RS公司的FS-IQ7信號分析儀測試，該AIS中頻發信機輸出中頻信號的眼圖如圖8所示，所得測試指標符合要求[1]，其中EVM≤3.5%。如果將正交調制器集成在FPGA內,可改善至EVM≤2.5%,但“多級內插及濾波”環節將耗用較多的FPGA內部資源。因此從成本考慮，采用了外部的正交調制器。

用Agilent公司的E4433B信號發生器和誤碼率測試儀AV5237進行測試，AIS中頻收信機在規定的信噪比、信號幅度及頻偏(±1 kHz)的情況下，可達到小于等于10-4的誤碼率指標。

圖7 AIS中頻收發信機實物

圖8 輸出中頻信號的眼圖

5 結 論

利用本文所介紹的方法研制了AIS中頻收發信機，與以往的AIS設備相比，實現了符合AIS物理層協議的突發GMSK信號的中頻數字化調制解調。實驗結果證明，該中頻收發信機的各項技術指標符合AIS物理層的要求，已成功應用于話數同傳的AIS話數端機中。另外，在增加頻偏校正環節后，本文對設計大多普勒頻移的相關中頻數字化設備具有一定的指導和參考意義。

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