低功耗10位100 MHz流水線A/D轉換器設計

摘 要:介紹了一個10位100 MHz，1.8 V的流水線結構模/數轉換器(ADC)，該ADC運用相鄰級運算放大器共享技術和逐級電容縮減技術，可以大大減小芯片的功耗和面積。電路采用級聯1個高性能前置采樣保持單元和4個運放共享的1.5位/級MDAC，并采用柵壓自舉開關和動態比較器來縮減功耗。結果顯示，在輸入頻率達到奈奎斯特頻率范圍內，整個ADC的有效位數始終高于9位。電路使用TSMC 0.18 μm 1P6M CMOS工藝，在100 MHz的采樣頻率下，功耗僅為45 mW。 關鍵詞:流模/數轉換器; 運放共享; 柵壓自舉開關; 動態比較器

中圖分類號:TN402-34文獻標識碼:A

文章編號:1004-373X(2010)18-0004-05

Design of A/D Converter for Low Power 10 b 100 MHz Pipeline

HE Wei

(School of ElectronicsEngineering， Xi’an University of Posts and Telecommunications， Xi’an 710121， China)

Abstract: An analog to digital converter (ADC) for 10 b 100 MHz 1.8 V CMOS pipeline is presented in this paper. A adjacent stage operational amplifier sharing technology and progressively reduced capacitance technology are adopted in the ADC， which can reduce the chip area and power dissipation greatly. The capacitor scaling approach is used for the same purpose. A high performance sample/hold unit and four gain-boosted amplifiers are employed in the circuit. The simulation result shows that the effective number of bits (ENOB) of ADC is higher than 9 b as the input frequencies is up to Nyquist rate at 50 MHz. When the 0.18 μm 1P6M CMOS process of TSMC is used for the circuit， the power disspation is only 45 mW at the sample frequency of 100 MHz.Keywords: ADC; amplifier sharing; bootstrapping switch; dynamic comparator

收稿日期:2010-04-23

0 引 言

在混合信號集成電路系統中，模/數轉換器(ADC)是一個關鍵的模塊。許多現代應用，如數字便攜設備、視頻處理及無線通信等，都要求具有高采樣率、低功耗的模/數轉換器[1-2]。同時，由于許多模/數轉換器被使用在電池供電的便攜式設備中，降低其功耗就變得越加重要。對于10 b，1 MSPS以上的ADC系統而言，流水線結構是一種合適的設計方案[3]。在此闡述了能夠滿足10位精度、100 MHz采樣率的流水線結構ADC，并且運用了相鄰兩級共用一個運放的運放共享技術和逐級電容縮減技術來減小功耗和面積。該模/數轉換器中采用了低功耗增益提高運算放大器和動態比較器等元件，也更好的降低了功耗。

1 ADC電路結構

1.5位/級結構的ADC具有許多優點[4-5]，首先每級多產生一位冗余位來進行數字冗余修正，大大減小比較器失調造成的影響。其次較小的單級分辨率可以獲得較高的速度。1.5位/級結構的單級閉環增益為2，開關電容電路可以具有較小的負載電容和反饋因子，因此每級可以獲得較大的帶寬。……