直接數(shù)字頻率合成器的優(yōu)化技術(shù)研究

摘 要:詳細(xì)闡述了利用QuartusⅡ?qū)崿F(xiàn)直接數(shù)字頻率合成器(DDS)的方法和步驟。分析了DDS的設(shè)計(jì)原理，采用多級(jí)流水線控制技術(shù)對(duì)DDS相位累加器進(jìn)行了優(yōu)化，利用存儲(chǔ)對(duì)稱波形方法對(duì)波形存儲(chǔ)表進(jìn)行了優(yōu)化，并在開發(fā)環(huán)境下進(jìn)行了功能仿真，選用現(xiàn)場(chǎng)可編程器件FPGA作為目標(biāo)器件，得到了可以重構(gòu)的IP核，實(shí)現(xiàn)了復(fù)雜的調(diào)頻功能。利用該方法實(shí)現(xiàn)的DDS模塊具有更廣泛的實(shí)際意義和更良好的實(shí)用性。關(guān)鍵詞:DDS; 相位累加器; 波形存儲(chǔ)表; Quartus Ⅱ

中圖分類號(hào):TN74-34文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2010)18-0143-02

Optimization of Direct Digital Frequency Synthesizer

ZHENG Li-wen

(China Railway First Group Co. Ltd.，Xi’an 710054， China)

Abstract: The method and steps of using QuartusⅡto realize DDS(direct digital frequency synthesis) is described in detail. The principle of DDS is analyzed and the multi-stage pipeline control technology is used for optimizing the DDS phase accumulator. The waveform storage table is optimized by symmetrical waveform storage method， and is simulated in development environment. The reconstructed IP nucleus of DDS can be gained based on FPGA. It is very easy to achieve frequency modulation with the DDS module，and has more comprehensive and nice practicality.

Keywords: direct digital frequency synthesis; phase accumulator; waveform storage table; Quartus Ⅱ

收稿日期:2010-04-23

直接數(shù)字頻率合成技術(shù)(direct digital frequency synthesize，DDS或DDFS)是第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度進(jìn)行頻率合成。DDS具有相對(duì)帶寬寬，頻率轉(zhuǎn)換時(shí)間短，頻率分辨率高，輸出相位連續(xù)，可產(chǎn)生寬帶正交信號(hào)以及其他多種調(diào)制信號(hào)，控制靈活方便，性價(jià)比高等特點(diǎn)[1]。本文采用多級(jí)流水線控制技術(shù)對(duì)DDS相位累加器進(jìn)行了優(yōu)化，利用存儲(chǔ)對(duì)稱波形方法對(duì)波形存儲(chǔ)表進(jìn)行了優(yōu)化，并在開發(fā)環(huán)境下對(duì)其進(jìn)行了功能仿真，選用現(xiàn)場(chǎng)可編程器件FPGA作為目標(biāo)器件，得到可以重構(gòu)的IP核，實(shí)現(xiàn)了復(fù)雜的調(diào)頻功能。

1 DDS基本原理

目前，常用的直接數(shù)字頻率合成器是波形存儲(chǔ)DDS[2-10]。它不同于以前的頻率合成概念，即不是從對(duì)頻率進(jìn)行加、減、乘、除運(yùn)算的角度進(jìn)行頻率合成的，而是從相位的概念根據(jù)式(1)進(jìn)行頻率合成的。

fo=KMfc(1)

式(1)中將2π的相位均勻量化M份，實(shí)際中，M=2N;fc為采樣頻率;K為常量，滿足K/M，M<1/2。

2 相位累加器的優(yōu)化設(shè)計(jì)

相位累加器用來實(shí)現(xiàn)線性數(shù)字信號(hào)的逐級(jí)累加，信號(hào)范圍從0加到累加器的滿偏值。在通常的電路設(shè)計(jì)中，累加器模塊采用超前進(jìn)位加法器，這種結(jié)構(gòu)克服了串行進(jìn)位引起的時(shí)間滯后，很大程度上提高了加法器的運(yùn)算速度，但仍有不足。為了優(yōu)化DDS系統(tǒng)的性能，提高頻率轉(zhuǎn)換速度，使用選擇進(jìn)位加法器和8級(jí)流水線方案對(duì)累加器進(jìn)行優(yōu)化，其結(jié)構(gòu)如圖1所示。把32位加法分為8級(jí)流水線，每一級(jí)用選擇進(jìn)位加法器來實(shí)現(xiàn)4位相加，進(jìn)位信號(hào)通過Brent-Kung二元樹結(jié)構(gòu)提前計(jì)算。當(dāng)通過Brent-Kung結(jié)構(gòu)計(jì)算的進(jìn)位信號(hào)到來時(shí)，即可選出4位數(shù)相加之和，故相比單獨(dú)使用選擇進(jìn)位的加法器運(yùn)算速度快。

3 波形存儲(chǔ)表的優(yōu)化設(shè)計(jì)

用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的取樣地址進(jìn)行波形的相位/幅值轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出的波形抽樣幅值。N位的尋址ROM相當(dāng)于把0°～360°的正弦信號(hào)離散成具有2N個(gè)取樣值的序列，若波形ROM有D位數(shù)據(jù)，則2N個(gè)取樣值的幅值以D位二進(jìn)制值固化在ROM中，按照地址的不同可以輸出相應(yīng)相位的正弦信號(hào)幅值。ROM容量不能做得很大，可以采用存儲(chǔ)對(duì)稱波形的方法壓縮數(shù)據(jù)，從而等效地減小相位的截?cái)辔粩?shù)。

圖1 流水線型相位累加器結(jié)構(gòu)圖

在1/4周期表的基礎(chǔ)上，利用正弦值-相位差的方法進(jìn)一步壓縮ROM表。不在ROM表中存儲(chǔ)sin θ值，而存儲(chǔ)(sin θ-2θ)/π值。由于在電路中，相位和幅度都采用歸一化二進(jìn)制碼來表示，所以只需要用一個(gè)加法器將查表結(jié)果與相位相加，即可得到正常波形，電路結(jié)構(gòu)如圖2所示。可以求出max(sin θ-2θ/π)≈0.21sin θ，因此ROM表中所存儲(chǔ)的波形幅度值大約節(jié)省了2位，在讀出(sin θ-2θ)/π后，再加上2θ/π，即得sin θ。

圖2 正弦值-相位差法

4 仿真結(jié)果

根據(jù)式(1)可知，通過改變頻率控制字K，就可以得到不同的輸出頻率，即實(shí)現(xiàn)了調(diào)頻的功能。圖3為調(diào)頻功能仿真圖，當(dāng)頻率控制字K=32′h000FFFFF時(shí)，理論輸出頻率為fo=24.4 kHz;當(dāng)頻率控制字變?yōu)楠㎏=32′h001FFFFF時(shí)，理論輸出頻率為fo=48.8 kHz;頻率控制字變?yōu)镵=32′h003FFFFF時(shí)，理論輸出頻率為fo=97.7 kHz;當(dāng)頻率控制字變?yōu)镵=32′h007FFFFF時(shí)，理論輸出頻率為fo=195.3 kHz。從圖4中可以清楚地觀察到頻率的變化過程。

對(duì)整個(gè)模塊的驅(qū)動(dòng)時(shí)鐘來說，若時(shí)鐘源器件的頻率不符合實(shí)際需要，需要再設(shè)計(jì)一個(gè)倍(分)頻器，將其倍頻或分頻。該功能可以使用外置鎖相環(huán)(PLL)來實(shí)現(xiàn)。

圖3 調(diào)頻功能仿真仿真圖

圖4 調(diào)頻波形圖

5 結(jié) 語

本文對(duì)直接數(shù)字頻率合成技術(shù)進(jìn)行了系統(tǒng)研究，從成本和性能考慮對(duì)電路進(jìn)行優(yōu)化設(shè)計(jì)。仿真和實(shí)驗(yàn)結(jié)果證明:系統(tǒng)采用外置PLL，可改變系統(tǒng)參考時(shí)鐘，達(dá)到提高輸出頻率，增加帶寬的目的;系統(tǒng)相位累加器的加法器采用選擇進(jìn)位加法器和8級(jí)流水線的方案，實(shí)現(xiàn)了提高系統(tǒng)工作速度的目的;系統(tǒng)波形存儲(chǔ)表中的數(shù)據(jù)采用存儲(chǔ)對(duì)稱波形數(shù)據(jù)的方案，間接地降低了相位累加器的截取位數(shù)，達(dá)到了降低雜散的目的。

參考文獻(xiàn)

[1]張濤，陳亮.現(xiàn)代DDS研究進(jìn)展與概述[J].電子產(chǎn)品世界，2008(2):133-136.

[2]張思卿，張帆.基于DDS的頻率合成技術(shù)[J].濟(jì)源職業(yè)技術(shù)學(xué)院學(xué)報(bào)，2007，6(4):17-21.

[3]WANG Chua-Chin， TSENG Yih-Long， SHE Hsien-Chih， et al. A 13-bit resolution ROM-less direct digit frequency synthesizer based on a trigonometric quadruple angle formula[J]. IEEE Trans. on Very Large Scale Integration (VLSI) Systems， 2004， 12(9): 895-900.

[4]NI Wei-ning， DAI Foster F， SHI Yin， et al. A direct digi-tal frequency synthesizer with single-stage delta-sigma interpolator and current-steering DAC[C]//2005 Symposium on Digest of Technical Papers VLSI Circuits. China: Inst. of Semiconductor，CAS， 2005: 56-59.

[5]SABER M Saber， ELMASRY M， ABO-ELSOUD M Elmasry. Quadrature direct digital frequency synthesizer using FPGA[C]//The 2006 International Conference on Computer Engineering and Systems. Egypt: NRIAG， 2006: 14-18.

[6]DAI Fa Foster， NI Wei-ning， YIN Shi， et al. A direct di-gital frequency synthesizer with fourth-order phase domain ΔΣ noise shaper and 12-bit current-steering DAC[J]. IEEE Journal of Solid-State Circuits， 2006， 41(4): 839-850.

[7]KIM Yong Sin， KANG Sung-Mo. A high speed low-power accumulator for direct digital frequency synthesizer[C]//IEEE MTT-S International Microwave Symposium Digest. [S.l.]: IEEE， 2006: 502-505.

[8]LIU Xiao-dong， SHI Yan-yan， WANG Meng， et al. Direct digital frequency synthesizer based on curve approximation[C]//IEEE International Conference on Industrial Techno-logy.[S.l.]: IEEE， 2008: 1-4.

[9]CARO Davide De， PETRA Nicola， STROLLO Antonio GM. Reducing lookup-table size in direct digital frequency synthesizers using optimized multipartite table method[J]. IEEE Transactions on Circuits and Systems， 2008， 55(7): 2116-2127.

[10]HEREDIA F， CARBAJAL C， MARTINEZ S. Direct di-gital-frequency synthesizer for Dielectrophoresis[C]//Electronics， Robotics and Automotive Mechanics Conference[S.l.]: ERAMC， 2008: 570-574.