基于FPGA的低雜散小容量DDFS設計

摘 要:研究傳統的DDFS頻譜雜散分量，分析了雜散分量的來源和傳統相位抖動除噪技術的缺點，提出了對相位舍入分解進行Taylor展開的DDFS改進結構。同時該結構采用循環相位累加器等結構，降低了雜散分量，提高了頻率精度，壓縮了ROM的容量。FPGA上的實現表明該結構能有效降低雜散，能使SDFR比采用相位抖動除噪的方法擴大30 dB，同時ROM的容量比傳統結構壓縮了4倍以上。關鍵詞:DDFS; FPGA ; Taylor; 雜散抑制; 循環相位累加器

中圖分類號:TN911-34文獻標識碼:A

文章編號:1004-373X(2010)18-0013-04

Design of DDFS with Low Spurious and Small-capacity Based on FPGA

YING Wen-wei， JIANG Yu-zhong， ZHANG Jia-wei

(Naval University of Engineering， Wuhan 430033， China)

Abstract: The traditional DDFS spurious spectral component is researched， the source of spurious noise and the disadvantage of traditional phase jitter noise canceling technology are analyzed， then a new architecture of DDFS based on the Taylor series approximation of the phase rounding decomposition is proposed. This architecture effectively reduced the spurious noise of the output signal， increased accuracy of the frequency， and compressed the volume of ROM. The realization based on FPGA shows that this architecture can reduce spurious noise effectively， the SDFR broadened 30db more than that of the technology of phase jitter and the volume of ROM compressed four times more than that of the classic architecture.Keywords: DDFS; FPGA; Taylor; spurious noise suppression; cycle phase accumulator

0 引 言

直接數字頻率合成器(DDFS)，由于其具有高精度、頻率控制的靈活性、易于用軟件實現等特點，在跳頻通信、軟件無線電[1]等領域得到了廣泛的應用。DDFS的經典結構是由Tiery，Rader，Gold等人提出。這一經典結構主要包括帶相位存儲的溢出相位累加器和基于ROM的查找表。

每當時鐘來到時，相位累加器累加頻率控制字，由于查找表的限制，輸出相位將進行截斷，只將高位作為ROM查找表的地址，根據地址輸出預先存儲在ROM中的數據。ROM中的數據一般為等間隔采樣的一個周期sin函數數據。還有一些技術根據sin函數的對稱性只存儲1/4波形以壓縮ROM的空間[2-3]等，只不過這些技術大多增加了系統的復雜度或犧牲精度，同時也不能很好解決雜散性的問題。DDFS雜散問題主要源于相位累加器的相位截斷[4]，ROM存儲字長的限制和DAC性能對輸出噪聲的影響[5]等。其中相位累加器的相位截斷對雜散起了很大的作用，特別是在NCO等的應用中，這樣使得DDFS的應用有了一定的限制。本文所提出的DDFS的改進的主要目的是為了有效降低相位截斷所引起的雜散性和壓縮ROM空間。……