數字鎖相環相位噪聲影響因素分析

摘 要:數字鎖相環作為廣泛應用的一種頻率合成技術，相位噪聲是其關鍵的技術指標。介紹數字鎖相環的關鍵組成部分，從數字鎖相環的相位噪聲分析模型出發，闡述各組成部分對相位噪聲產生的影響，并分析各部分關鍵指標的選型依據，然后利用仿真軟件搭建仿真模型驗證分析結果。為數字鎖相環的設計，提高相位噪聲性能提供了參考依據。

關鍵詞:數字鎖相環; 相位噪聲; 頻率合成器

中圖分類號:TN911文獻標識碼:A

文章編號:1004-373X(2010)15-0047-03

Analysis of Factors Influencing Phase Noise in Digital PLL

YAO Guo-guo， LI Bao-sen

(China Air-to-air Missile Research Institute， Luoyang 471000， China)

Abstract: The digital phase-locked loop(PLL) is regarded as a widely-used technology for frequency synthesizing， in which the phase noise is a key performance index of digital PLL. The key components of the digital PLL is introduced. Proceeding from the phase noise of the digital PLL analysis model， the effect of the key components on the phase noise is elaborated and the foundation of the model selection for the key index is analyzed. The analysis result is verified with the simulation model built by the simulation software. The reference is provided for the design of digital PLL with better phase noise performance.

Keywords: digital phase-locked loop; phase noise; frequency synthesizer

0 引 言

相位噪聲作為頻率合成器的一項重要技術指標， 其性能好壞直接影響了電子系統的性能。用這種信號不論做發射激勵信號， 還是接收機本振信號以及各種頻率基準時， 這些相位噪聲將在解調過程中都會和信號一樣出現在解調終端， 引起基帶信噪比下降， 影響電子系統目標的分辨能力。在通信系統中使話路信噪比下降，誤碼率增加，在雷達系統中影響目標的分辨能力[1-2]。

數字式頻率合成器能提供長期頻率穩定度與短期頻率穩定度都比較高、雜波少的信號輸出，而且波道數目多、體積小、易于數字化和集成化。數字鎖相環構成的數字式頻率合成器是目前通信、儀表、雷達等電子技術中廣泛應用的一種頻率合成技術[3]。研究低相位噪聲、高可靠性頻率合成器是系統發展的重要方向。研究數字鎖相環的相位噪聲影響因素，對于改善相位噪聲，提高系統性能具有重要意義。

1 相位噪聲分析

數字鎖相環頻率源的基本組成主要有:參考源、數字分頻器、鑒相器、環路濾波器、壓控振蕩器(VCO)等組成[4]。與模擬鎖相環路相比，數字鎖相環頻率源只是在環路中插入了一個÷N數字分頻器，它的作用是對壓控振蕩器的輸出信號進行數字分頻，分頻比可隨實際需要確定。

1.1 相位噪聲模型分析

鎖相環中的分頻器、鑒相器、振蕩器等基本電路都會不同程度地引入噪聲到鎖相環系統中。噪聲和干擾具有隨機性，具體分析計算非常困難，雖然可以借助ADS等仿真軟件進行分析，但也必須借助鎖相環的相位模型來研究。

數字鎖相環相位噪聲模型如圖1所示[5-6]。

圖1 數字鎖相環的相位噪聲模型

圖1中:Kd為鑒相增益;F(s)為環路濾波器的傳遞函數;KVCO為壓控振蕩器的調諧靈敏度;

Sφi(f)為參考源本身的噪聲經參考分頻R倍后，在環路輸入端的等效相位噪聲;

Sφf(f)為參考分頻器所引入的觸發相位噪聲;

Sφp(f)為鑒相器的相位噪聲和環路內放大器的相位噪聲;

Sφn(f)為可變分頻器的觸發相位噪聲;

SφVCO(f)為壓控振蕩器開環的相位噪聲;

Sφo(f)為環路輸出的相位噪聲。

由輸入端的參考源引起的輸出相噪為:

Sφoi(f)=N2H(jω)2Sφi(f)

(1)

由參考分頻器Sφf(f)引起的輸出相噪為:

Sφof(f)=N2H(jω)2Sφf(f)

(2)

由Sφp(f)引起的輸出相噪為:

Sφop(f)=N2H(jω)2Sφp(f)/K2d

(3)

由Sφn(f)引起的輸出相噪為:

Sφon(f)=N2H(jω)2Sφn(f)

(4)

由Sφvco(f)引起的輸出相噪為:

SφoVCO(f)=He(jω)2SφVCO(f)

(5)

則環路輸出總的相位噪聲為:

Sφo(f)=Sφoi(f)+Sφof(f)+Sφop(f)+

Sφon(f)+SφoVCO(f)=

[Sφi(f)+Sφf(f)+Sφp(f)/K2d+Sφn(f)]#8226;

N2H(jω)2+He(jω)2SφVCO(f)

(6)

從式(6)看出，由于Sφi(f)，Sφf(f)，Sφp(f)/K2d，Sφn(f)四種相位噪聲要經過環路閉環頻率特性H(jω)2的過濾作用，才能到達輸出端，因H(jω)具有低通特性，所以，把這類噪聲通稱為低通型相位噪聲;而SφVCO(f)要經過環路誤差頻率特性He(jω)的過濾才能從環路輸出，由于He(jω)具有高通特性，所以把SφVCO(f)稱為高通型相位噪聲。

由以上分析可知，在環路帶寬內，鎖相環的噪聲主要由輸入信號源、鑒相器、分頻器N的噪聲決定。而在環路帶寬以外，鎖相環的噪聲主要由VCO的噪聲決定[7]。環路對帶內噪聲呈現低通特性，為了有效地濾除低通型噪聲，需要環路的帶寬取的越窄越好;但環路對VCO噪聲呈高通特性，要濾除高通型噪聲，則要求環路帶寬越寬越好。顯然，從要求輸出相位噪聲最小的角度出發，存在著環路帶寬和最佳參數的選擇問題[8]。

1.2 參考源的相噪分析

利用數字鎖相環路倍頻時，理論上是參考源晶振經鎖相環路倍頻N/R倍，相位噪聲惡化應為20log(N/R)，但工程應考慮分頻器R為數字計數分頻器，數字電路對相位噪聲將會帶來額外的惡化，從而抵消了分頻對相位噪聲的優化，計算相位噪聲惡化的公式如下[9]:

L(dB)=20log[fo/(fosc/R)]=

20log(fo/fpd)=20log N(dB)

(7)

式中:fo為輸出頻率;fpd為鑒相頻率;

N為環路分頻比;R為參考源預分頻比;

fosc為參考源晶振的頻率。

如某系統要求鎖相環路輸出:4～5 GHz，5 MHz頻率步進的寬帶信號，帶內相位噪聲小于-80 dBc/Hz@10 kHz。環路的鑒相頻率應選擇為5 MHz的整數分頻，若選用參考源晶振為50 MHz，鑒相頻率為2.5 MHz，當輸出5 GHz時，對于參考源晶振的相噪，相位噪聲惡化:20log(5 000/2.5)=66 dB。為滿足系統相位噪聲指標要求，選用的參考源晶振的相位噪聲應滿足:小于等于-80-66=-146 dBc/Hz@10 kHz。

1.3 鑒相器的相噪分析

另外，鎖相環路中的鑒相器有一定的噪聲基底，對于鑒相器產生的噪聲，帶內相位噪聲的估算公式如式(8)所示[10]:

Lo(1 Hz)=Lfloor+20log(fo/fpd)+10logfpd=

Lfloor+20log N+10log fpd

(8)

式中:Lfloor為1 Hz帶寬內的鑒相器的噪聲基底;

fo為輸出頻率;

fpd為鑒相頻率;

N為環路分頻比。

按照式(8)計算，當鎖相環輸出5 GHz時，理論上環路帶寬內最差相位噪聲為:

Lfloor+20log(5 000/2.5)+10log(2 500 000)

=Lfloor+130 dBc/Hz

為滿足相位噪聲小于-80 dBc/Hz@10 kHz的要求，鑒相器的噪聲基底Lfloor應滿足Lfloor<-130-80=-210 dBc/Hz。

1.4 VCO的相噪分析

VCO的噪聲也會影響帶內尤其是帶寬附近的噪聲，特別在VCO的噪聲性能較差的時候。這是由于VCO的噪聲傳遞函數在環內是遞增的，而VCO的噪聲在帶內是遞減的，這樣二者相乘使得 VCO 在帶內的相位噪聲貢獻不再被很快抑制，因此會疊加到帶內的噪聲上，一定程度上惡化帶內噪聲。

若要對環路帶寬外和環路帶寬內的噪聲都得到相對合理的抑制，環路帶寬應選擇在參考源經N2倍增后的噪聲功率譜與壓控振蕩器VCO的噪聲功率譜的交叉點比較合適。

若在該系統中選用的參考源晶振相噪指標為:小于等于-85 dBc/Hz@10 Hz，小于等于-115 dBc/Hz@100 Hz，小于等于-140 dBc/Hz@1 kHz，小于等于-148 dBc/Hz@10 kHz;VCO的相位噪聲指標為:小于等于-75 dBc/Hz@10 kHz，小于等于-106 dBc/Hz@100 kHz，小于等于-125 dBc/Hz@1 MHz，小于等于-130 dBc/Hz@10 MHz;當輸出頻率為5 GHz時，相對于參考源晶振的相噪，相位噪聲惡化:20log(5 000/2.5)=66 dB。將參考源晶振噪聲、VCO噪聲、經N2倍增的參考晶振噪聲繪制到如圖2中，若環路帶寬選擇在圖中交叉點附近，鎖相環路可得到較好的輸出噪聲。從圖2中可以看出交叉點在30 kHz附近。

圖2 環路帶寬最佳選擇的輸出相位噪聲譜

2 仿 真

選用ADI公司的ADF4106作為數字鑒相器，該鑒相器的噪聲基底為-216 dBc/Hz，可以滿足系統指標要求。利用ADI公司的ADIsimPLL軟件分別建立參考源晶振的模型，VCO模型，環路濾波器選擇有源環路濾波器，環路帶寬選取30 kHz，建立數字鎖相環的仿真模型[11]，圖3是數字鎖相環路的原理框圖。

圖3 數字鎖相環路原理框圖

在輸出頻率為5 GHz時，通過ADIsimPLL軟件仿真得到相位噪聲特性，如圖4所示。

通過圖4中相位噪聲特性可以看出，輸出頻率為5 GHz時，數字鎖相環路的相位噪聲在10 kHz時仿真結果為-87 dBc/Hz左右，是可以滿足要求的。通過實際電路驗證，在數字鎖相環輸出5 GHz時，實際相位噪聲為-84 dBc/Hz@10 kHz，與仿真結果基本是相符合的。

圖4 輸出5 GHz時的相位噪聲特性

3 結 語

通過分析，可以知道數字鎖相環相位噪聲的主要來源為:輸入信號源、鑒相器、壓控振蕩器、環路濾波器等。本文重點研究了環路各器件對輸出信號相位噪聲的影響，并對主要器件的關鍵指標的選型進行了分析，利用仿真軟件搭建仿真模型驗證分析結果，對于設計數字鎖相環，保證關鍵指標相位噪聲性能的實現提供了參考依據。

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