四通道高動態(tài)范圍自動增益控制電路的設(shè)計與實現(xiàn)

王錦清，韋文仁，李 斌，趙融冰

(中國科學(xué)院上海天文臺，上海 200030)

1 設(shè)計AGC的科學(xué)目標(biāo)

AGC環(huán)路的設(shè)計主要是滿足輸入信號可以是微弱的射電源信號也可以是很強的衛(wèi)星信號，而輸出是提供給數(shù)字基帶轉(zhuǎn)換器(Digital Base Band Converter，簡稱DBBC)的(它要求輸入功率維持在一個比較穩(wěn)定的功率范圍內(nèi))，同時實現(xiàn)比較好的功率相對測量功能，這主要是為了滿足各種有關(guān)天線的測量，象指向精度測量、射電源流量測量、天線效率測量等。本設(shè)計將用于嫦娥二期工程、深空探測以及天文觀測等實際任務(wù)中。

2 基本原理和電路組成

AGC環(huán)路的設(shè)計主要是為了滿足在輸入信號大范圍變動時，輸出一直維持在一定的功率范圍內(nèi)，而不改變信號的頻率和相位特性[1]。

整個AGC控制單元由4個完全相同的AGC環(huán)路組成，本文主要敘述了AGC環(huán)路的設(shè)計原理和電路組成。

AGC高動態(tài)范圍的實現(xiàn)和較高精度的功率檢測，主要基于50dB放大器、62.75dB的數(shù)字衰減器、檢波器、AD轉(zhuǎn)換器、CPU所組成的自動增益控制環(huán)實現(xiàn)的。在電路上AGC環(huán)可以獨立工作，而功率測量必須在AGC環(huán)處于鎖定狀態(tài)時，才能精確進(jìn)行測量。

2.1 設(shè)計的原理

對于一個AGC環(huán)路，其結(jié)構(gòu)如圖1。

圖1 AGC環(huán)路

通常的VLBI(Very Long Baseline Interferometer)測站接收機輸出0～500MHz或500MHz～1GHz的寬帶中頻信號[2]，而寬帶總功率大小對于不同的接收機則完全不同，這主要與天線口徑、接收機設(shè)計性能指標(biāo)等有關(guān)系[3]。為了使輸出功率維持在一個值上(比如-10dBm)，先對輸入信號進(jìn)行了50dB的放大(在電路實現(xiàn)時采用了兩級放大，即先放大20dB，再放大30dB，而可變衰減器則位于兩個放大器之間，這是考慮到輸入信號很強的情況下，第二級放大器可能被飽和)，然后再通過62.75dB的數(shù)字可控衰減器，接著通過在輸出位置上用功率檢波器把輸入信號功率轉(zhuǎn)變?yōu)橹绷麟妷盒盘枺缓笸ㄟ^高精度的A/D變換，平滑濾波器濾除直流信號的高頻干擾成分，最后交給CPU，由CPU計算可變衰減器的值，而功率測量同時也由CPU通過數(shù)學(xué)運算給出。

比如現(xiàn)在的輸入信號功率為-30dBm，而要求輸出為-10dBm，則可變衰減器的設(shè)置值應(yīng)當(dāng)為30dB(-30dB+50dB + 10dB = 30dB)。

從上面的描述可以直觀地得出結(jié)論，要實現(xiàn)高動態(tài)范圍、高檢測精度和高控制精度，則要求可變衰減器范圍要大，步長要細(xì)，而功率檢波器的精度要高，同時要求平滑濾波器有效濾除干擾成分。就長時工作而言各部件必須要具備很好的穩(wěn)定性，尤其是50dB放大器。這些就是AGC設(shè)計的關(guān)鍵。

2.2 電路的實現(xiàn)

在電路實現(xiàn)上，采用了CPU+FPGA的設(shè)計方法[4]，讓所有的外圍器件與FPGA相接，CPU通過與FPGA相連的總線控制或讀寫外圍設(shè)備，同時CPU帶有232串行接口，可以與計算機通訊，并加入了液晶屏顯示現(xiàn)場的關(guān)鍵信息，如圖2。這樣的設(shè)計，可以充分發(fā)揮FPGA可配置、可擴展的優(yōu)勢，同時可以簡化CPU內(nèi)程序的設(shè)計，提高系統(tǒng)的靈活性、整齊度及可靠性。

圖2 AGC電路框圖

在芯片級上采用了PHILIPS的ARM7核CPU，這是出于性價比等多方面的考慮，ARM7是當(dāng)前通用的32位核，芯片和開發(fā)設(shè)備廉價， 而工作頻率可以達(dá)到100MHz[5]，同時該核的軟件系統(tǒng)易于編寫和維護(hù)，即便嵌入ucOS或linux等操作系統(tǒng)也十分方便，已經(jīng)非常成熟。

采用Xilinx公司的Spartan系列[6]FPGA實現(xiàn)可擴展的總線接口、平滑濾波器以及與其他外圍器件的接口，如圖3。

圖3 FPGA實現(xiàn)的接口框圖Fig.3 Block diagram of the interface implemented in FPGA

對于FPGA內(nèi)的大部分接口設(shè)計，通過VHDL直接編寫，事實上ADC接口、可控衰減器接口以及液晶屏接口歸根到底都是輸入/輸出時序邏輯。通過翻閱各種相關(guān)芯片的接口時序，并通過仿真可以很準(zhǔn)確地編寫出符合各種芯片的接口時序。而對于平滑濾波器也在FPGA內(nèi)部實現(xiàn)，采用另外的工具。

2.2.1 檢波器和AGC環(huán)路算法

假如對圖1中輸入功率為Pin(通常在-30～-40dBm左右)，輸出功率為Pout(這是由DBBC的輸入要求決定的，當(dāng)前假設(shè)為-10dBm)，而兩者的差就是AGC環(huán)路要求置出的衰減或放大。為了系統(tǒng)的安全以及分析與編程的方便，都可以采用這樣的手段：開機時把數(shù)控衰減器全部加上，這樣Pin就會被衰減到很小，在這種情況下，算法就是要計算釋放數(shù)控衰減器的衰減量。

七月的一個晚上，我輕車熟路地上了槐樹，出乎意料，窗上的洞眼又被紙團堵上了。我將紙團拿下來，打開，上面寫了四個字：翹翹，要要。

算法的參數(shù)完全要依賴于檢波器的特性。采用的mini-circuits ZX50，其輸入輸出特性如圖4。由圖4可見，在同一點頻測試情況下，該檢波器的輸入功率與輸出電壓成很好的線性關(guān)系；而在同一功率不同頻點輸入時，在0～1000MHz(中頻帶寬)輸入情況下，它的輸出電壓變化很小(見上圖10MHz和100MHz測試線)。通過實測，它的負(fù)斜率在23mV/dB，與圖4吻合。

圖4 Z50輸入/輸出特性曲線[7]

以上敘述了ZX50的檢波特性，下面就算法做一定闡述。為了綜合考慮精確性和易用性，可以直接設(shè)置檢波器的輸出電壓也可以直接設(shè)置輸出功率，即前文所述Pout。前者的精確性是顯而易見的，由于檢波器的電壓由16位AD直接采樣，通過調(diào)節(jié)可控衰減器可以很精確地保證這個電壓值維持在一定的允許范圍內(nèi)。對于后者，由于沒有辦法直接測量輸出功率，所以只能通過對前者所得結(jié)果進(jìn)行擬合，得出Pout和電壓的關(guān)系，所以表面上看是在設(shè)置輸出功率(通常以dBm為單位)，實際上還是要設(shè)置檢波器的輸出電壓。

在設(shè)置項為檢波器輸出電壓時，設(shè)可控數(shù)控衰減器的最大衰減量為Amax，在經(jīng)過n次采樣計算后，要求設(shè)置的衰減量為：

(1)

其中Vi為第i次采樣電壓；Vset為要設(shè)置的平衡電壓；k和b表示檢波器的線性參數(shù)，即檢波器輸入功率P和輸出電壓V滿足：

P=kV+b

(k< 0，b> 0) (2)

同時考慮到衰減器置‘0’才有效，所以在CPU程序中設(shè)置數(shù)控衰減器的數(shù)值為：

上面的算法假設(shè)檢波器的輸出是理想的直流電壓，沒有任何干擾，然而實際的檢波器輸出的直流電平并不十分理想，包含了高頻成份和干擾，而功率的準(zhǔn)確測量卻要基于這個直流電平進(jìn)行，所以在實際電路中不僅采用了數(shù)字平滑濾波器，而且在模擬輸入處插入了RC低通濾波器，力求把直流電平濾干凈，測量結(jié)果表明平滑濾波器的插入與否對檢波器輸出電壓的采樣精度上有一個數(shù)量級的區(qū)別(不加時精度在10mV，而加入后為1mV)。在電路上可控衰減器的最小步進(jìn)為0.25dB，所以保證0.25dB對應(yīng)的檢波電壓可以被準(zhǔn)確地分辨，就可以保證整個環(huán)路的精確工作。

圖4以及實測結(jié)果表明，檢波器輸出為23mV/dB， 所以0.25dB對應(yīng)5.75mV。這是比較小的電壓，所幸的是檢波器的線性電壓范圍為0.5～2V，而ADC輸入范圍為0～5V，所以在電路上對檢波電壓放大了兩倍，這樣實際輸入變化1dB時，ADC的輸出就變化了46mV，所以0.25dB對應(yīng)11.5mV，而ADC是16bit，5V量化范圍時，11.5mV對應(yīng)的數(shù)字碼為151，再把這個數(shù)字信號進(jìn)行數(shù)字平滑濾波，這樣可以很容易分辨出來，在實際測量時發(fā)現(xiàn)AGC環(huán)路的工作精度在0.001mV分辨率，即使在干擾比較大的射電源觀測時，誤差也只有0.003mV，所以0.25dB的控制精度是完全有把握的。

2.2.2 平滑濾波器的實現(xiàn)

通過實踐，發(fā)現(xiàn)對單個的平滑濾波器，下面的設(shè)計是比較合理的，這里要用到一個深度為512的FIFO，用來記住此前的512個采樣數(shù)據(jù)，而這樣的FIFO可以綜合到FPGA內(nèi)置的Block Ram上，并不會占用多少查找表資源，同時不得不采用一個計數(shù)器控制FIFO的讀取。對于上述差分方程，可以這樣理解，在開始的512個數(shù)據(jù)輸入時，只要做直接累加就可以了，而當(dāng)?shù)?13個數(shù)據(jù)到來時，除了累加還必須減去第1個數(shù)據(jù)，當(dāng)?shù)?14個數(shù)據(jù)到來時，累加后必須減去第2個數(shù)據(jù)，以此類推，所以必須加入減法器和減數(shù)選擇多路器，對于差分方程中的1/n，由于當(dāng)前n=512，所以可以通過移位的方式得到。

圖5 滑動濾波器的FPGA實現(xiàn)

圖5是在Matlab環(huán)境下用System Generator[8]實現(xiàn)的單個寬度512點的平滑濾波器的實現(xiàn)，仿真輸入(In端)與輸出(Out端)如圖6。

圖6 滑動濾波器的工作特性仿真

可見，原來的輸入噪聲誤差范圍在10～20，而平均值為15，通過平滑后誤差范圍變?yōu)?，而平均值為14，這是希望得到的結(jié)果。但同時看到開始的512點數(shù)據(jù)為不正確的數(shù)據(jù)，這可以通過軟件方法克服掉。把前面512點的時間叫做積分時間，CPU開啟AD轉(zhuǎn)換器后，在積分時間過去后采樣直流電平，這樣可以保證獲得的數(shù)據(jù)已經(jīng)穩(wěn)定。實際上對于單片機系統(tǒng)這個時間還是很短的，AD抽樣頻率為500k/s(4個通道共用了一片ADC，換句話說，直接與ADC相連的是FPGA，CPU只是發(fā)出通道切換指令，所有的數(shù)據(jù)獲取由FPGA完成。事實上由CPU完成這樣的采樣速率已經(jīng)很困難，因為CPU還有很多其他耗時的工作要做，不可能實時地完成采樣，而FPGA不同，它的并行能力對于500k/s的采樣速率根本沒有任何問題)，這樣前面的512個點要花的時間為512*1/500k，約比1ms略多，這并不影響性能。

2.2.3 總功率測量的實現(xiàn)

正如前面所述，本設(shè)計同時可以用來測量相對的寬帶總功率、天線效率、系統(tǒng)溫度、天體流量密度等。這里之所以是相對的，是因為在做以上測量時，往往需要一個標(biāo)準(zhǔn)的參考信號，要先測量參考信號對應(yīng)的功率，然后再測量目標(biāo)源的功率，然后根據(jù)數(shù)學(xué)模型就可以獲得精確的測量結(jié)果。而所有的這些都要求精確地獲得檢波器的功率(mW)和電壓(V)關(guān)系，并以電壓的量化值標(biāo)定總功率、總流量進(jìn)而求得天線的效率、系統(tǒng)溫度等。

由圖4可知，采用的檢波器在輸入功率以dBm為單位時，其功率和輸出電壓(V)成線性關(guān)系，所以當(dāng)前的工作是把功率以dBm為單位轉(zhuǎn)化為以mW為單位，這通過軟件方式可以解決。

由式(2)可知，在P以dBm為單位時，其和輸出電壓存在關(guān)系PdBm=kV+b(k < 0，b > 0)，而PdBm=10lgPmW，由此可以獲得PmW和電壓V的關(guān)系如下:

(3)

所以，當(dāng)k和b已經(jīng)準(zhǔn)確測量擬合得到后，V再由ADC準(zhǔn)確采樣得到，就可以通過式(3)獲得所要的總功率結(jié)果，而這樣的計算則在ARM7核上完成。繼而可以進(jìn)行天線效率、系統(tǒng)溫度等測量，關(guān)于這些方面的具體測量方法見文獻(xiàn)[9]。

3 測試結(jié)果

3.1 自動增益控制測試

對4個AGC通道的動態(tài)范圍進(jìn)行實際測量，得到如圖7的測試曲線，可以看到，自動控制的范圍有62dB，控制精度為0.25dB。

圖7 AGC動態(tài)范圍測量

圖8 檢波器測試

3.2 檢波器測試

對每個通道的檢波器特性做實際測試，可以看到對于單個檢波器而言，其檢波電壓和輸入功率之間的線性關(guān)系還是很好的。而各個通道之間還有恒定的偏置(注意檢波電壓比圖4中大，這是對檢波后電壓做了放大的緣故)。

4 結(jié) 語

本設(shè)計是DBBC的一個關(guān)鍵部件，它控制著輸出給高速采樣芯片的信號幅度維持在一個恰當(dāng)?shù)奈恢谩BBC已經(jīng)配備到國內(nèi)的4個VLBI觀測站，將天線接收到的信號進(jìn)行下變頻和數(shù)字化處理。通過近一年的實驗，尤其是對嫦娥一號衛(wèi)星的觀測結(jié)果表明，系統(tǒng)能同時兼顧微弱的射電源信號和很強的衛(wèi)星信號，得到比原先模擬基帶轉(zhuǎn)換器略好的結(jié)果。

[1] 談文心，鄧建國，張相臣.高頻電子線路[M].西安：西安交通大學(xué)出版社，1996.

[2] 錢志翰.甚長基線射電干涉測量[M].上海：科學(xué)出版社，1983.

[3] K Rohlfs T L Wilson，著，姜碧溈，譯.射電天文工具[M].北京：北京師范大學(xué)出版社，2008.

[4] 武文權(quán)，楊根慶.基于ARM微控制器配置FPGA的實現(xiàn)[J].計算機應(yīng)用，2004,24(8): 156-157.

Wu Wenquan,YANG Qinggen.Implementation of FPGA Configuration with RAM-based MCU[J].Computer Applications，2004,24(8): 156-157.

[5] 廣州周立功單片機發(fā)展有限公司.ARM7TDMI-S(Rev 4)技術(shù)參考手冊[DB].http://www.zlgmcu.com.

[6] Spartan-3 FPGA Family Complete Data Sheet[DB].Xilinx Co.

[7] ZX47-50+,ZX47-50LN+ Data Sheet[DB].Mini Circuits Co.

[8] System Generator Help notes 9.2.01[DB].Xilinx Co.

[9] Technical Operations Workshop[M]. MIT Haystack Observatory，2007.